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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.6.1. 与LVDS SERDES IP连接的IOPLL IP信号接口
从IOPLL IP | 到LVDS SERDES IP发送器或者接收器 |
---|---|
lvds_clk[0] (串行时钟输出信号)
串行时钟输出只能在LVDS SERDES IP发送器和接收器上驱动ext_lvds_clk[1:0]。此时钟不能驱动内核逻辑。 |
ext_lvds_clk[1:0] (发送器或者接收器的串行时钟输入) |
loaden[1:0] (加载使能输出)
|
ext_loaden[1:0] (对发送器或者接收器的加载使能) |
outclk4 (并行时钟输出) |
ext_coreclock (LVDS SERDES Intel FPGA IP的内核时钟) |
locked |
ext_pll_locked |
reset |
pll_areset (异步PLL复位端口) |
phout[7:0]
|
ext_vcoph[7:0] 所有发送器或者接收器模式都需要此信号。 |