Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.6.1. 与LVDS SERDES IP连接的IOPLL IP信号接口

表 63.   IOPLLLVDS SERDES IP之间的信号接口下表列出了IOPLL IP的输出端口与LVDS SERDES IP发送器或者接收器的输入端口之间的信号接口。
IOPLL IP LVDS SERDES IP发送器或者接收器
lvds_clk[0] (串行时钟输出信号)
  • 使用PLL中的outclk0配置此信号。
  • Access to PLL LVDS_CLK/LOADEN output port设置选择Enable LVDS_CLK/LOADEN 0或者Enable LVDS_CLK/LOADEN 0 & 1选项。

串行时钟输出只能在LVDS SERDES IP发送器和接收器上驱动ext_lvds_clk[1:0]。此时钟不能驱动内核逻辑。

ext_lvds_clk[1:0] (发送器或者接收器的串行时钟输入)

loaden[1:0] (加载使能输出)

  • 使用PLL中的outclk1配置此信号。
  • Access to PLL LVDS_CLK/LOADEN output port设置选择Enable LVDS_CLK/LOADEN 0或者Enable LVDS_CLK/LOADEN 0 & 1选项。

ext_loaden[1:0] (对发送器或者接收器的加载使能)

outclk4 (并行时钟输出)

ext_coreclock (LVDS SERDES Intel FPGA IP的内核时钟)

locked

ext_pll_locked

reset

pll_areset (异步PLL复位端口)

phout[7:0]

  • 如果需要ext_vcoph[7:0],则需要此信号。

  • 通过开启PLL中的Specify VCO frequency和指定VCO frequency值来配置此信号。
  • 开启Enable access to PLL DPA output port

ext_vcoph[7:0]

所有发送器或者接收器模式都需要此信号。