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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
本部分中的内容对 Intel® Agilex™ 器件中源同步信号的时序规划、波形以及规范作了介绍。
LVDS SERDES使能数据的high-speed数据,实现更高的系统整体性能。要想利用快速的系统性能,必须分析这些高速信号的时序。对差分模块的时序分析不同于传统的同步时序分析技术。
源同步时序分析是基于数据与时钟信号之间的偏移,而不是基于clock-to-output的建立时间。High-speed差分数据传输需要使用IC供应商所提供的时序参数,并且会受到板级偏移、电缆偏移以及时钟抖动的严重影响。
这一部分定义了 Intel® Agilex™ 器件的源同步差分数据定向的时序参数、时序规划,以及如何通过使用这些时序参数来决定设计的最佳性能。