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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.1.2. Intel® Agilex™ I/O缓冲器行为
GPIO bank中的所有I/O管脚在器件上电和配置期间都配置成三态(tri-stated),并且弱上拉使能。在器件断电期间,所有I/O管脚都处于不确定状态,在GND到VCCIO_PIO之间测量管脚信号。
I/O管脚的输入信号在任何时候都不应该超过 Intel® Agilex™ 器件数据表中指定的最大DC输入电压规范。