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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.1.1. 所支持的I/O标准
VCCIO_PIO,VCCPT和VCC电源对 Intel® Agilex™ GPIO缓冲器供电。VCCIO_SDM电源对SDM I/O缓冲器供电,VCCIO_HPS电源对HPS I/O缓冲器供电。 每个I/O bank有其各自的电源,仅支持一个I/O电压。
下表显示了对GPIO,HPS和SDM I/O bank所支持的I/O标准:
I/O Standard | GPIO Bank | HPS I/O Bank | SDM I/O Bank |
---|---|---|---|
1.8 V LVCMOS | No | Yes | Yes |
1.2 V LVCMOS | Yes | No | No |
SSTL-12 | Yes | No | No |
HSTL-12 | Yes | No | No |
HSUL-12 | Yes | No | No |
POD12 | Yes | No | No |
Differential SSTL-12 | Yes | No | No |
Differential HSTL-12 | Yes | No | No |
Differential HSUL-12 | Yes | No | No |
Differential POD12 | Yes | No | No |
True Differential Signaling | Yes | No | No |
I/O Standard | VCCIO_PIO (V) | VCCPT (V) | Vref (V) | VTT (V) | JEDEC Standard | |
---|---|---|---|---|---|---|
Input | Output | |||||
1.2 V LVCMOS | 1.2 | 1.2 | 1.8 | - | - | JESD-12A.01 |
SSTL-12 | 1.2 | 1.2 | 1.8 | 0.6 | 0.6 | JESD79-4B |
HSTL-12 | 1.2 | 1.2 | 1.8 | 0.6 | 0.6 | JESD-16A |
HSUL-12 | 1.2 | 1.2 | 1.8 | 0.6 | - | JESD209-3C |
POD12 | 1.2 | 1.2 | 1.8 | 内部校准 | 1.2 | JESD79-4B |
Differential SSTL-12 1 | 1.2 | 1.2 | 1.8 | - | 0.6 | JESD79-4B |
Differential HSTL-121 | 1.2 | 1.2 | 1.8 | - | 0.6 | JESD8-16A |
Differential HSUL-121 | 1.2 | 1.2 | 1.8 | - | - | JESD209-3C |
Differential POD-121 | 1.2 | 1.2 | 1.8 | 内部校准 | 1.2 | JESD79-4B |
True Differential Signaling2 | 1.2/1.5 | 1.5 | 1.8 | - | - | - |
True Differential Signaling输入缓冲器能够放置在一个由1.2 V和1.5 V VCCIO_PIO供电的GPIO bank中。True Differential Signaling输入缓冲器的最大输入电压一定不要超过maximum VICM + (maximum VID/2)计算得到的值:
- 对于1.5V VCCIO_PIO bank,最大输入电压为1.7 V。
- 对于1.2V VCCIO_PIO bank,最大输入电压为1.4 V
请参考 Intel® Agilex™ Device Data Sheet来了解True Differential Signaling I/O标准电气规范。
相关信息
1 使用两个单端输出,其中第二个输出编程为反转输出。
2 True Differential Signaling输入缓冲器由1.8 V VCCPT供电