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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.2.2.3. IP生成输出( Intel® Quartus® Prime Pro Edition)
Intel® Quartus® Prime软件对不属于Platform Designer系统的单独IP生成以下输出文件结构。
图 50. 单独IP生成输出( Intel® Quartus® Prime Pro Edition)
文件名 | 说明 |
---|---|
<your_ip>.ip | 顶层IP variation文件,包含工程中IP的参数。如果IP variation是Platform Designer系统的一部分,那么参数编辑器也生成一个.qsys文件。 |
<your_ip>.cmp | VHDL组件声明(.cmp)文件是一个文本文件,包含在VHDL设计文件中使用的本地通用和端口定义。 |
<your_ip>_generation.rpt | IP或Platform Designer生成日志文件。显示IP生成期间的消息概要。 |
<your_ip>.qgsimc (Platform Designer systems only) | 将.qsys和.ip文件与Platform Designer系统和IP的当前参数进行比较的仿真缓存文件。这个比较确定Platform Designer是否能够跳过HDL的重新生成。 |
<your_ip>.qgsynth (Platform Designer systems only) | 将.qsys和.ip文件与Platform Designer系统和IP的当前参数进行比较的综合缓存文件。这个比较确定Platform Designer是否能够跳过HDL的重新生成。 |
<your_ip>.csv | 包含有关IP组件升级状态的信息。 |
<your_ip>.bsf | 用在Block Diagram File (.bdf)的IP variation的符号表示。 |
<your_ip>.spd | ip-make-simscript需要的输入文件,用于生成仿真脚本。.spd文件包含生成仿真的列表文件,以及初始化存储的信息。 |
<your_ip>.ppf | Pin Planner File (.ppf)存储创建的IP组件(用于Pin Planner)的端口和节点分配。 |
<your_ip>_bb.v | 将Verilog blackbox (_bb.v)文件用作空模块声明,作为blackbox使用。 |
<your_ip>_inst.v or _inst.vhd | HDL实例例化模板。将这个文件的内容复制并粘贴到HDL文件,以例化IP variation。 |
<your_ip>.regmap | 如果IP包含寄存器信息,那么 Intel® Quartus® Prime软件会生成.regmap文件。.regmap文件描述了主从接口的寄存器映射信息。该文件通过提供有关系统更详细的寄存器信息来补充.sopcinfo文件。该文件使能系统控制台(System Console)中的寄存器显示视图和用户定制统计数据。 |
<your_ip>.svd | 支持HPS System Debug工具在Platform Designer系统内查看连接到HPS的外设的寄存器映射。 综合期间, Intel® Quartus® Prime软件将为调试会话中.sof文件内对于System Console主机中可见的从接口存储.svd文件。System Console读取这个部分,Platform Designer查询寄存器映射的信息。对于从系统,Platform Designer通过名称访问寄存器。 |
<your_ip>.v <your_ip>.vhd |
例化用于综合或仿真的每个子模块或子IP的HDL文件。 |
mentor/ | 包含一个msim_setup.tcl脚本来建立和运行 ModelSim* 仿真。 |
aldec/ | 包含一个 Riviera-PRO* 脚本rivierapro_setup.tcl来建立和运行仿真。 |
/synopsys/vcs /synopsys/vcsmx |
包含外壳脚本vcs_setup.sh来建立和运行 VCS* 仿真。 包含一个外壳脚本vcsmx_setup.sh和synopsys_sim.setup文件来建立和运行 VCS* MX仿真。 |
/cadence | 包含一个外壳脚本ncsim_setup.sh和其它的设置文件来建立和运行NCSim仿真。 |
/xcelium | 包含一个 Xcelium* Parallel 仿真器外壳脚本xcelium_setup.sh和其它的设置文件来建立和运行仿真。 |
/submodules | 包含IP子模块的HDL文件。 |
<IP submodule>/ | Platform Designer对Platform Designer所生成的每个IP子模块目录生成/synth和/sim子目录。 |