Intel® Arria® 10内核架构和通用I/O手册

ID 683461
日期 5/08/2017
Public
文档目录

3.6. 文档修订历史

日期 版本 修订内容
2017年3月 2017.03.15
  • 重命名为Intel。
  • 将减法x-y更改成y-x。
2015年12月 2015.11.14
  • 在浮点运算资源的列表中,将Arria 10 GX 660的DSP模块数量从1688更改成1687。
2015年11月 2015.11.02
  • 更新了 Arria® 10器件中乘法器数量表中的Arria 10 GX 320、GX 480、GX 660、SX 320、SX 480和SX 660器件的资源数。
  • 更新了“输入寄存器组”表,指明浮点运算的动态控制信号的输入寄存器组只适用于 Dynamic ACCUMULATE控制信号。
  • 阐明了18 x19脉动FIR模式有7-bits成本和37-bits结果。
  • 更新了18-bit和27-bit脉动FIR模式所支持的级联DSP模块的数量。
  • Quartus II更改成Quartus Prime
2015年5月 2015.05.04
  • Arria® 10器件精度可调DSP模块的支持组合操作模式和特性表中更新了对所有浮点模式的Chainin和Chainout支持。
  • 增添了获取独立乘法器模式,乘法加法器求和模式和脉动FIR模式的设计模板的步骤。
  • 增添了操作模式下的Arria 10 Native Floating Point DSP IP内核表。
2015年1月 2015.01.23
  • 增添了关于原语DSP的信息。
  • 使用列名支持的操作实例更新了 Arria® 10器件精度可调DSP模块的支持组合操作模式和特性表。
  • 更新了 Arria® 10器件中乘法器数量表中的单精度浮点加法器的资源。
  • 在定点运算的累加器部分删除了双倍累加寄存器在编程文件中静态地设置这一陈述。
  • 在浮点运算的Quartus II DSP IP列表中添加了ALTERA_FP_FUNCTIONS。
  • 对定点运算中延迟寄存器支持的操作模式增添了阐明信息。
  • 增添了阐明信息:如果正使用这些特性,那么必须使能顶部和底部内部系数以及预加法器。
2014年8月 2014.08.18
  • 增添了浮点运算。
  • 增添了Dynamic ACCUMULATE,Dynamic LOADCONST,Dynamic SUB,Dynamic NEGATE到精度可调DSP模块可选模式。
  • 在输入级联链上增添了顶部延迟寄存器和底部延迟寄存器。
  • 增添了精度可调DSP模块信号,控制精度可调DSP模块中的流水线寄存器。
  • 增添了使用同一DSP模块中的两个预加器的条件,它们必须共享相同的操作类型(加法或减法)。
  • 更新了55-bit加法器。
  • 增添了38-bit加法器。
  • 更新了两个18×19模式,其中加法器被旁路。
  • 将Decimation更新成Decimation + Accumulate。
  • 新增了Decimation + Chainout Adder,用于累加器功能和动态控制信号。
  • 新增了每个模块一个乘法器的27(符号或无符号)× 27(符号或无符号)配置。
  • 在基于一个精度可调DSP模块的两个18 x 19乘法器的和以及与36-Bit输入相加的18 x 19乘法模式框图中去掉了chainout加法器或者累加器。
  • 更新了基本FIR滤波器公式。
  • 新增了映射脉动用户视图到精度可调模块体系结构视图。
  • 新增了27-bit脉动FIR模式不需要脉动寄存器的信息。
2013年12月 2013.12.02 首次发布。