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4.1.4.1. 专用时钟输入管脚
专用时钟输入管脚的来源如下:
- fPLL— 来自HSSI列的REFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T][p,n]
- I/O PLL— 来自I/O列的CLK_[2,3][A..L]_[0,1][p,n]
您可以将专用时钟输入管脚用于高扇出控制信号,例如:异步清零、预置和时钟使能信号,以及GCLK或者RCLK网络的协议信号。
专用时钟输入管脚可以是I/O PLL的差分时钟或者单端时钟。当专用时钟输入管脚用作单端时钟输入时,只有 CLK_[2,3][A..L]_[0,1][p,n] 管脚具有到PLL的专用连接。fPLL仅支持差分时钟输入。
通过全局或局域时钟驱动PLL能导致PLL输入上的更高抖动,并且PLL将无法对全局或局域时钟进行完全补偿。Intel建议使用专用时钟输入管脚来实现驱动PLL的最佳性能。