2017年5月 |
2017.05.08 |
- 更新了关于PLL级联的信息。
- 删除了所有的"初步"标识。
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2017年3月 |
2017.03.15 |
重命名为Intel。 |
2016年10月 |
2016.10.31 |
- 将时钟切换控制信号从clkswitch修改成extswitch。
- 将“手动时钟切换”部分中的时钟切换控制信号更新成了低电平有效(active low)。
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2016年5月 |
2016.05.02 |
- 更新了“ Arria® 10器件中的时钟资源”表。
- 更新了用于HSSI的资源数。
- 删除了fPLL M计数器输出。
- 更新了专用时钟输入管脚的说明。
- 更新了“时钟断电”部分中的注释。
- 更新了“ Arria® 10 PLL”部分中fPLL的说明。
- 更新了“ Arria® 10的小数分频PLL的高级结构图”。
- 删除了“ Arria® 10器件的I/O PLL高级结构图”中的专用refclk输入。
- 更新了 Arria® 10器件所支持的PLL级联模式。
- 增添了“参考时钟源”部分。
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2015年11月 |
2015.11.02 |
- 更新了层次化时钟网络部分中的描述: Arria® 10器件在SCLK脊柱域提供高达33个SCLK网络。
- 更新了 Arria® 10器件的GCLK控制模块图。
- 在GCLK控制模块部分删除了以下描述:时钟管脚的输入驱动复用器的inclk[0..1]端口,PLL输出驱动inclk[2..3]端口。
- 在 Arria® 10 PLL部分添加了关于I/O PLL的说明。
- 更新了 Arria® 10器件表中的PLL特性。
- 将特性“整数和小数PLL”更新成“整数和小数模式”。
- 将fPLL的M计数器分频因子从"1 to 320"更新成"8 to 127"。
- 将I/O PLL的M计数器分频因子从"1 to 512"更新成"4 to 160"。
- 将fPLL的N计数器分频因子从"1 to 512"更新成"1 to 80"。
- 将fPLL的C计数器分频因子从"1 to 320"更新成"1 to 512"。
- 删除了fPLL中的正常补偿支持。
- 将"小数PLL绑定补偿"变更成"反馈补偿绑定"。
- 将fPLL的相移分辨率从41.667 ps更新成72 ps。
- 更新了 Arria® 10器件的小数分频PLL高级结构图中的补偿模式。
- 更新了fPLL的时钟反馈模式。
- 删除了正常补偿。
- 将fPLL绑定补偿更改成反馈补偿绑定。
- 更新了“PLL重配置和动态相移”部分中关于动态相移的描述。
- 将Quartus II更改成Quartus Prime。
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2015年5月 |
2015.05.04 |
- 将SCLK Spine中层次时钟网络图中的RCLK/RCLK反馈数量从12更新成8。
- 添加了对全局时钟网络部分的描述: 通过Symbolic GCLK Networks图中指示的方向访问每个GCLK。
- 在时钟网络源部分中将HSSI输出更新为HSSI时钟输出。
- 在PLL时钟输出部分指定fPLL和I/O PLL时钟输出能够驱动所有时钟网络。
- 增添了对PLL级联带宽要求和PLL级联模式的描述。
- 在PLL控制信号(复位)部分添加了fPLL复位要求的一个注释。
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2015年1月 |
2015.01.23 |
- 更新了专用时钟输入管脚用作单端时钟输入时,具有到I/O PLL (CLK_[2,3][A..L]_[0,1][p,n]) 的专用连接。
- 删除了专用时钟输入管脚 CLK_[2,3][A..L]_[0,1]n ,这些管脚通过全局或局域时钟网络驱动I/O PLL,没有到I/O PLL的专用布线路径。
- 删除了时钟网络源部分中内部逻辑的一个注释。删除的注释: 内部生成的GCLK或RCLK不能驱动 Arria® 10 PLL。PLL的输入时钟必须来自专用时钟输入管脚,PLL驱动的GCLK或者PLL驱动的RCLK。
- 增添了HSSI和I/O列的时钟控制模块管脚映射表。
- 更新了 Arria® 10器件的小数分频PLL高级结构图。将专用时钟输入注释中的CLKp更改成REFCLK_GXBp,CLKn更改成REFCLK_GXBn。
- 更新了 Arria® 10器件的 I/O PLL High-Level Block Diagram中的专用时钟输入的注释,因为所有四个时钟输入都能够用作I/O PLL的专用时钟输入。注释从"对于单端时钟输入,只有CLKp管脚有一个到PLL的专用连接。如果您使用CLKn管脚,那么就要使用一个全局或局域时钟。"更改成"对于单端时钟输入,CLKp和CLKn管脚都有到PLL的专用连接。"
- 增添了PLL级联信息。
- 阐明当复位信号再次驱低时,PLL重新锁定的同时会重新同步到它的输入时钟源。
- 添加了时钟反馈模式的描述:时钟反馈模式对时钟网络延迟进行补偿,以对齐PLL时钟输入上升沿和时钟输出的上升沿。对您设计中的时序关键时钟路径选择适当类型的补偿。并非总是需要PLL补偿。PLL应该在直接模式下(无补偿)配置,除非需要补偿。直接模式提供最佳的PLL抖动性能,并避免不必要地消耗补偿时钟资源。
- 将时钟切换clkswitch信号从正触发器更新成负触发器。
- 对下面文档添加了链接:
- Altera I/O锁相环(Altera IOPLL) IP内核用户指南—提供关于 Quartus® Prime软件中 I/O PLL软件支持的更多信息。
- Arria® 10收发器PHY用户指南中的PLL和时钟网络章节—提供关于 Quartus® Prime中fPLL软件支持的更多信息。
- Arria® 10器件的I/O PLL重配置和动态相移—提供关于在Altera PLL Reconfig IP内核中实现I/O PLL重配置和在Altera IOPLL IP内核中实现I/O PLL动态相移的更多信息。
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2014年8月 |
2014.08.18 |
- 更新了HSSI组中的专用时钟输入管脚名称。
- 更新了层次化时钟网络部分的描述。
- 更新了专用时钟输入管脚部分的描述。
- 移除了内部逻辑部分中的PCLK网络。
- 更新了“PCLK控制模块”部分中的描述。
- 更新了下图:
- Arria 10器件HSSI列的PCLK控制模块
- Arria 10器件I/O行的PCLK控制模块
- 移除了IQTXRXCLK补偿模式。
- 更新了小数分频PLL和I/O PLL高级结构图。
- 更新了手动时钟切换的描述。
- 更新了PLL重配置的描述。
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2013年12月 |
2013.12.02 |
首次发布。 |