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5.6.5.6.1. Altera IOPLL信号接口与Altera LVDS SERDES IP内核
从Altera IOPLL IP内核 | 至Altera LVDS SERDES发送器 | 至Altera LVDS SERDES接收器 |
---|---|---|
Lvds_clk[0] (串行时钟输出信号)
串行时钟输出只能驱动Altera LVDS SERDES发送器的接收器上的ext_fclk。该时钟不能驱动内核逻辑。 |
ext_fclk (到发送器的串行时钟输入) |
ext_fclk (串行时钟输入到接收器) |
loaden[0] (加载使能输出)
|
ext_loaden (到发送器的加载使能信号) |
ext_loaden(用于解串器的加载使能信号) |
outclk2 (并行时钟输出) |
ext_coreclock (并行内核时钟) |
ext_coreclock (并行内核时钟) |
locked |
— | pll_areset(异步PLL复位端口) |
phout[7:0]
|
— | ext_vcoph 该信号只有DPA或者soft-CDR模式中的LVDS接收器需要。 |
注: soft SERDES的使用对时钟有不同的要求。