Intel® Arria® 10内核架构和通用I/O手册

ID 683461
日期 5/08/2017
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5.6.5.6.1. Altera IOPLL信号接口与Altera LVDS SERDES IP内核

表 64.   Altera IOPLLAltera LVDS SERDES IP内核之间的信号接口该表列出了Altera IOPLL IP内核的输出端口与Altera LVDS SERDES发送器和接收器的输入端口之间的信号接口。
Altera IOPLL IP内核 Altera LVDS SERDES发送器 Altera LVDS SERDES接收器
Lvds_clk[0] (串行时钟输出信号)
  • 使用PLL中的outclk0配置该信号。
  • Access to PLL LVDS_CLK/LOADEN output port设置选择Enable LVDS_CLK/LOADEN 0Enable LVDS_CLK/LOADEN 0 & 1选项。大多数情况下,选择Enable LVDS_CLK/LOADEN 0

串行时钟输出只能驱动Altera LVDS SERDES发送器的接收器上的ext_fclk。该时钟不能驱动内核逻辑。

ext_fclk (到发送器的串行时钟输入)

ext_fclk (串行时钟输入到接收器)

loaden[0] (加载使能输出)

  • 使用PLL中的outclk1配置该信号。
  • 对于Access to PLL LVDS_CLK/LOADEN output port设置,选择Enable LVDS_CLK/LOADEN 0或者Enable LVDS_CLK/LOADEN 0 & 1选项。在大多数情况下,选择Enable LVDS_CLK/LOADEN 0

ext_loaden (到发送器的加载使能信号)

ext_loaden(用于解串器的加载使能信号)

outclk2 (并行时钟输出)

ext_coreclock (并行内核时钟)

ext_coreclock (并行内核时钟)

locked

pll_areset(异步PLL复位端口)

phout[7:0]

  • 该信号只有DPA或者soft-CDR模式中的LVDS接收器需要。
  • 启用PLL中的Specify VCO frequency来配置该信号,并指定VCO frequency的值。
  • 启用Enable access to PLL DPA output port

ext_vcoph

该信号只有DPA或者soft-CDR模式中的LVDS接收器需要。

注: soft SERDES的使用对时钟有不同的要求。