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4.1.6. 时钟断电
您可以使用静态和动态方法对GCLK和RCLK时钟网络进行断电。
当一个时钟网络断电时,由时钟网络提供的所有逻辑均处于关闭状态,从而降低了器件的总功耗。通过 Quartus® Prime生成的配置文件(.sof或.pof)中的配置位设置,未使用的GCLK,RCLK和PCLK网络会自动断电。
动态时钟使能或者禁用功能使内部逻辑能够对GCLK和RCLK网络进行同步上电或者断电。此功能独立于PLL,并直接应用于时钟网络。
注: 您不能动态使能或禁用驱动PLL的GCLK或RCLK网络。当内核频率很高时,动态门控大型时钟可能会影响芯片性能。