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10.7. 上电和断电序列
Arria® 10器件要求上电和断电排序。电源序列被分成3个电源组。
注:
上电和断电期间不可外部驱动I/O管脚以避免I/O管脚上电流过载:
- I/O管脚电流过载会影响器件使用寿命及可靠性。
- 3 V I/O管脚上的过载电流会损毁 Arria® 10器件。
电源组 | 斜坡顺序(Order to Ramp ) | 条件 | |
---|---|---|---|
上电 | 下电 | ||
第1组 | 首先 | 最后 |
|
第2组 | 第二 | 第二 |
|
第3组 | 第三 | 第一 |
|
若无法遵循完整的断电序列,就必须在断电时满足下列条件,从而将通过FPGA看见的不必要行为最少化:
- 第1组在最后断电
- 避免所有电源轨中的板级电源波动和毛刺
断电序列是上电序列的逆序。当遵循正确的电源序列时,I/O管脚在上电或断电期间处于三态。
对于断电,请确保所有电源轨在断电序列开始后的100 ms以内断电。
图 190. Arria® 10 器件的上电排序要求只要第3组中的VCCIO,VCCPGM,VCCIO_HPS为1.8 V并与第2组共享相同的稳压器,就可与第2组中的电源轨一起提升/下降。
图 191. Arria® 10器件的上电排序要求只要第3组中的VCCIO,VCCPGM,VCCIO_HPS为1.8 V并与第2组共享相同的稳压器,就可与第2组中的电源轨一起提升/下降。
图 192. Arria® 10器件的上电排序要求,只要第3组中的所有电源轨均为1.8 V且与第2组共享相同稳压器。
注: 上电或断电序列期间,V CCBAT可按任意顺序上电或断电。
所有电源轨必须单调地上电。在器件数据手册中指定的tRAMP 时间内,将所有电源轨上电到名义电压电平。上电排序必须满足标准或快速 POR延迟时间。