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5.6.5.6. External PLL模式的LVDS接口
Altera LVDS SERDES IP内核参数编辑器提供了一个Use External PLL选项来实现LVDS接口的选项。通过使能此选项,您能够控制PLL设置,例如动态重配置PLL以支持不同的数据速率,动态相移以及其它设置。您也必须例化一个Altera IOPLL IP内核,来生成各种时钟和加载使能信号。
如果对Altera LVDS SERDES发送器和接收器使能Use External PLL选项,那么需要以下来自Altera IOPLL IP内核的信号:
- 到Altera LVDS SERDES发送器和接收器的SERDES的串行时钟输入信号
- 到Altera LVDS SERDES发送器和接收器的SERDES的加载使能信号
- 用于对发送器FPGA架构逻辑提供时钟的并行时钟以及用于接收器的并行时钟
- Altera LVDS SERDES接收器的异步PLL复位端口
- Altera LVDS SERDES接收器的DPA和soft-CDR模式的PLL VCO信号
IP参考编辑器的Clock Resource Summary选项卡提供了上述列表中信号的详细信息。