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5.6.4.2.2. DPA模式
DPA模块从8个由I/O PLL发送的快速时钟中选择最佳时钟(dpa_fast_clock)。该串行dpa_fast_clock时钟用于写入串行数据到同步器。串行fast_clock时钟用于从同步器中读取串行数据。在数据重对齐和解串器模块中使用同一个fast_clock时钟。
图 109. DPA模式中的接收器数据通路 该图显示了DPA模式的数据通路。图中显示所有接收器硬核模块是有效的。在SDR和DDR模式下,来自IOE的数据宽度分别是1和2位。
注: 在DPA模式中,必须将LVDS实例的所有接收器通道布局在一个I/O bank。因为每个I/O bank最多含有24对LVDS I/O缓冲对,每个LVDS实例最多可以支持24个DPA通道。