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3.4.1. 输入寄存器组(Input Register Bank)
定点运算 | 浮点运算 |
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DSP模块中所有寄存器都是正边沿触发并在上电时清零。每个乘法器操作数都能够驱动输入寄存器,或者直接驱动乘法器而旁路输入寄存器。
下面的精度可调DSP模块信号控制精度可调DSP模块中的输入寄存器:
- CLK[2..0]
- ENA[2..0]
- ACLR[0]
在定点运算18 x 19模式中,当使用输入级联及chainout功能时,您可以使用延迟寄存器来平衡延迟要求。
抽头延迟线功能使您能够从一般布线或者从级联链驱动乘法器输入的顶相(top leg),18 x 19模式的dataa_y0和 datab_y1,以及仅27 x 27模式的dataa_y0。