仅对英特尔可见 — GUID: sam1403482514368
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5.6.5.6.2. External PLL模式的Altera IOPLL参数值
下面的实例显示了使用Altera IOPLL IP内核对Altera LVDS SERDES生成输出时钟的时钟要求。该实例相移的设定是基于时钟和数据在器件的管脚处是边沿对齐的前提。
参数 | outclk0 (作为lvds_clk[0]连接到Altera LVDS SERDES发送器和接收器的ext_fclk端口) |
outclk1 (作为loaden[0]连接到Altera LVDS SERDES发送器和接收器的ext_loaden端口) |
outclk2 (作为发送器和接收器的并行数据寄存器的核心时钟使用,并连接到Altera LVDS SERDES的ext_coreclock端口) |
---|---|---|---|
频率 | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
相移 | 180° |
[(解串因子 – 1)/解串因子] x 360° |
180/串化因子 (outclk0相移除以串化因子) |
占空比 | 50% |
100/串化因子 | 50% |
相移的计算,使用RSKM方程,假设输入时钟和串行数据是边沿对齐的。引进一个180°相移到采样时钟(c0)确保了输入数据相对outclk0是中央对齐的,如下图所示。
参数 | outclk0 (作为lvds_clk[0]连接到Altera LVDS SERDES发送器或接收器的ext_fclk端口) |
outclk1 (作为loaden[0]连接到Altera LVDS SERDES发送器或接收器的ext_loaden端口) |
outclk2 (作为发送器和接收器的并行数据寄存器的内核时钟使用,并连接到Altera LVDS SERDES)的ext_coreclock端口 |
VCO频率 (作为phout[7:0]连接到Altera LVDS SERDES的ext_vcoph[7:0]端口) |
---|---|---|---|---|
频率 | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
数据速率 |
相移 | 180° |
[(解串因子 – 1)/解串因子] x 360° |
180/串化因子 (outclk0相移除以串化因子) |
— |
占空比 | 50% |
100/串化因子 | 50% |
— |
参数 | outclk0 (作为lvds_clk[0]连接到Altera LVDS SERDES接收器的ext_fclk端口) |
outclk1 (作为loaden[0]连接到Altera LVDS SERDES接收器的ext_loaden端口) |
outclk4 (作为发送器和接收器的并行数据寄存器的内核时钟使用,并 连接到Altera LVDS SERDES的ext_coreclock端口) |
VCO频率 (作为phout[7:0]连接到Altera LVDS SERDES的ext_vcoph[7:0]端口) |
---|---|---|---|---|
outclk2 (作为lvds_clk[1]连接到Altera LVDS SERDES发送器的ext_fclk端口) |
outclk3 (作为loaden[1]连接到Altera LVDS SERDES发送器的ext_loaden端口) |
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频率 | 数据速率 |
数据速率/串化因子 |
数据速率/串化因子 |
数据速率 |
相移 | 180° |
[(解串因子 – 1)/解串因子] x 360° |
180/串化因子 (outclk0相移除以串化因子) |
— |
占空比 | 50% |
100/串化因子 | 50% |
— |