Intel® Arria® 10内核架构和通用I/O手册

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ID 683461
日期 5/08/2017
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文档目录
文档目录 x
1. Arria® 10器件中的逻辑阵列模块与自适应逻辑模块 2. Arria® 10器件中的嵌入式存储器模块 3. Arria® 10器件中的精度可调DSP模块 4. Arria® 10器件中的时钟网络和PLL 5. Arria® 10 器件的I/O和高速I/O 6. Arria® 10 器件的外部存储器接口 7. Arria® 10器件中的配置、 设计安全和远程系统更新 8. Arria® 10器件的SEU缓解 9. Arria® 10器件中的JTAG边界扫描测试 10. Arria® 10器件中的电源管理
1. Arria® 10器件中的逻辑阵列模块与自适应逻辑模块 x
1.1. LAB 1.2. ALM操作模式 1.3. LAB功耗管理技术 1.4. 文档修订历史
1.1. LAB x
1.1.1. MLAB 1.1.2. 本地和直链(Direct Link)互联 1.1.3. 共享算术链和进位链互联 1.1.4. LAB控制信号 1.1.5. ALM资源 1.1.6. ALM输出
1.2. ALM操作模式 x
1.2.1. 正常模式 1.2.2. 扩展LUT模式 1.2.3. 算术模式 1.2.4. 共享算术模式
2. Arria® 10器件中的嵌入式存储器模块 x
2.1. 嵌入式存储器类型 2.2. Arria® 10器件的嵌入式存储器设计指南 2.3. 嵌入式存储器特性 2.4. 嵌入式存储器模式 2.5. 嵌入式存储器时钟模式 2.6. 嵌入式存储器模块中的奇偶校验位 2.7. 嵌入式存储器模块中的字节使能 2.8. 存储器模块Packed模式支持 2.9. 存储器模块地址时钟使能支持 2.10. 存储器模块异步清零 2.11. 存储器模块纠错码支持 2.12. 文档修订历史
2.1. 嵌入式存储器类型 x
2.1.1. Arria® 10器件中的嵌入式存储器性能
2.2. Arria® 10器件的嵌入式存储器设计指南 x
2.2.1. 考虑存储器模块选择 2.2.2. 指南：实现外部冲突消解 2.2.3. 指南：定制Read-During-Write行为 2.2.4. 指南：考虑上电状态和存储器初始化 2.2.5. 指南：控制时钟来降低功耗
2.2.3. 指南：定制Read-During-Write行为 x
2.2.3.1. 相同端口Read-During-Write模式 2.2.3.2. 混合端口Read-During-Write模式
2.4. 嵌入式存储器模式 x
2.4.1. 单端口模式的嵌入式存储器配置 2.4.2. 双端口模式的嵌入式存储器配置
2.5. 嵌入式存储器时钟模式 x
2.5.1. 每种存储器模式的时钟模式 2.5.2. 时钟模式中的异步清零 2.5.3. 同步读/写中的输出读数据 2.5.4. 时钟模式的独立时钟使能
2.5.1. 每种存储器模式的时钟模式 x
2.5.1.1. 单一时钟模式 2.5.1.2. 读/写时钟模式 2.5.1.3. 输入/输出时钟模式 2.5.1.4. 独立时钟模式
2.7. 嵌入式存储器模块中的字节使能 x
2.7.1. 存储器模块中的字节使能控制 2.7.2. 数据字节输出 2.7.3. RAM模块操作
2.11. 存储器模块纠错码支持 x
2.11.1. 纠错码真值表
3. Arria® 10器件中的精度可调DSP模块 x
3.1. Arria® 10器件中支持的操作模式 3.2. 资源 3.3. 设计考量 3.4. 模块体系结构 3.5. 操作模式说明 3.6. 文档修订历史
3.1. Arria® 10器件中支持的操作模式 x
3.1.1. 特性
3.3. 设计考量 x
3.3.1. 操作模式 3.3.2. 用于定点运算的内部系数和预加器 3.3.3. 用于定点运算的累加器 3.3.4. Chainout加法器
3.4. 模块体系结构 x
3.4.1. 输入寄存器组(Input Register Bank) 3.4.2. 流水线寄存器 3.4.3. 定点运算的预加器 3.4.4. 定点运算的内部系数 3.4.5. 乘法器 3.4.6. 加法器 3.4.7. 用于定点运算的累加器和Chainout加法器 3.4.8. 用于定点运算的脉动寄存器 3.4.9. 用于定点运算的双倍累加寄存器 3.4.10. 输出寄存器组(Output Register Bank)
3.4.1. 输入寄存器组(Input Register Bank) x
3.4.1.1. 用于定点运算的两组延迟寄存器
3.5. 操作模式说明 x
3.5.1. 定点运算的操作模式 3.5.2. 浮点运算的操作模式
3.5.1. 定点运算的操作模式 x
3.5.1.1. 独立乘法器模式 3.5.1.2. 独立复合乘法器 3.5.1.3. 乘法加法器求和模式 3.5.1.4. 与36-Bit输入相加的18 x 19乘法运算 3.5.1.5. 脉动FIR模式
3.5.1.1. 独立乘法器模式 x
3.5.1.1.1. 18 x 18或者18 x 19独立乘法器 3.5.1.1.2. 27 x 27独立乘法器
3.5.1.2. 独立复合乘法器 x
3.5.1.2.1. 18 x 19复合乘法器
3.5.1.5. 脉动FIR模式 x
3.5.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图 3.5.1.5.2. 18-Bit脉动FIR模式 3.5.1.5.3. 27-Bit脉动FIR模式
3.5.2. 浮点运算的操作模式 x
3.5.2.1. 单一浮点运算功能 3.5.2.2. 多浮点运算功能
3.5.2.1. 单一浮点运算功能 x
3.5.2.1.1. 乘法模式 3.5.2.1.2. 加法或减法模式 3.5.2.1.3. 乘法累加模式
3.5.2.2. 多浮点运算功能 x
3.5.2.2.1. 乘加或乘减模式 3.5.2.2.2. 矢量一模式 3.5.2.2.3. 矢量二模式 3.5.2.2.4. 直接矢量点积 3.5.2.2.5. 复合乘法
4. Arria® 10器件中的时钟网络和PLL x
4.1. 时钟网络 4.2. Arria® 10 PLL 4.3. 文档修订历史
4.1. 时钟网络 x
4.1.1. Arria® 10器件中的时钟资源 4.1.2. 层次化时钟网络 4.1.3. 时钟网络类型 4.1.4. 时钟网络源 4.1.5. 时钟控制模块 4.1.6. 时钟断电 4.1.7. 时钟使能信号
4.1.3. 时钟网络类型 x
4.1.3.1. 全局时钟网络 4.1.3.2. 局域时钟网络 4.1.3.3. 外设时钟网络
4.1.4. 时钟网络源 x
4.1.4.1. 专用时钟输入管脚 4.1.4.2. 内部逻辑 4.1.4.3. DPA输出 4.1.4.4. HSSI时钟输出 4.1.4.5. PLL时钟输出
4.1.5. 时钟控制模块 x
4.1.5.1. Arria® 10器件中的管脚映射 4.1.5.2. GCLK控制模块 4.1.5.3. RCLK控制模块 4.1.5.4. PCLK控制模块
4.2. Arria® 10 PLL x
4.2.1. PLL使用 4.2.2. PLL体系结构 4.2.3. PLL控制信号 4.2.4. 时钟反馈模式 4.2.5. 时钟倍频与分频 4.2.6. 可编程相移 4.2.7. 可编程占空比 4.2.8. PLL级联 4.2.9. 参考时钟源 4.2.10. 时钟切换 4.2.11. PLL重配置和动态相移
4.2.3. PLL控制信号 x
4.2.3.1. 复位（reset） 4.2.3.2. 锁定（locked）
4.2.10. 时钟切换 x
4.2.10.1. 自动时钟切换 4.2.10.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 4.2.10.3. 手动时钟切换 4.2.10.4. 指南
5. Arria® 10 器件的I/O和高速I/O x
5.1. Arria® 10 器件中的I/O和差分I/O缓冲 5.2. Arria® 10器件中的I/O标准和电平 5.3. Arria® 10 器件的Intel FPGA I/O IP内核 5.4. Arria® 10 器件的I/O资源 5.5. Arria® 10 器件的体系结构和I/O的一般功能 5.6. Arria® 10 器件的高速源同步SERDES和DPA 5.7. 在 Arria® 10 器件中使用I/O和高速I/O 5.8. 文档修订历史
5.2. Arria® 10器件中的I/O标准和电平 x
5.2.1. Arria® 10 器件的FPGA I/O所支持的I/O标准 5.2.2. Arria® 10 器件的HPS I/O所支持的I/O标准 5.2.3. Arria® 10 器件中的I/O标准电平 5.2.4. Arria® 10器件中的MultiVolt I/O接口
5.4. Arria® 10 器件的I/O资源 x
5.4.1. Arria® 10 器件的GPIO Bank、SERDES和DPA位置 5.4.2. Arria® 10 器件的GPIO缓冲和LVDS通道 5.4.3. Arria® 10 器件的I/0 Bank组 5.4.4. Arria® 10器件的I/O纵向移植
5.4.2. Arria® 10 器件的GPIO缓冲和LVDS通道 x
5.4.2.1. Arria® 10 GX封装的FPGA I/O资源 5.4.2.2. Arria® 10 GT封装的FPGA I/O资源 5.4.2.3. Arria® 10 SX封装的FPGA I/O资源
5.4.3. Arria® 10 器件的I/0 Bank组 x
5.4.3.1. Arria® 10  GX器件的模块化I/O Bank 5.4.3.2. Arria® 10  GT器件的模块化I/O Bank 5.4.3.3. Arria® 10  SX器件的模块化I/O Bank
5.4.4. Arria® 10器件的I/O纵向移植 x
5.4.4.1. 验证管脚移植兼容性
5.5. Arria® 10 器件的体系结构和I/O的一般功能 x
5.5.1. Arria® 10 器件中的I/O单元结构 5.5.2. Arria® 10 器件的I/O管脚特性 5.5.3. Arria® 10 器件的可编程IOE的特性 5.5.4. Arria® 10 器件的片上I/O匹配 5.5.5. Arria® 10 器件的外部I/O匹配
5.5.1. Arria® 10 器件中的I/O单元结构 x
5.5.1.1. Arria® 10 器件的I/O Bank体系结构 5.5.1.2. Arria® 10 器件的I/O缓冲器和寄存器
5.5.2. Arria® 10 器件的I/O管脚特性 x
5.5.2.1. 开漏输出 5.5.2.2. 总线保持电路 5.5.2.3. 弱上拉电阻
5.5.3. Arria® 10 器件的可编程IOE的特性 x
5.5.3.1. 可编程电流强度 5.5.3.2. 可编程的输出摆率控制 5.5.3.3. 可编程IOE延迟 5.5.3.4. 可编程开漏输出 5.5.3.5. 可编程预加重 5.5.3.6. 可编程差分输出电压
5.5.4. Arria® 10 器件的片上I/O匹配 x
5.5.4.1. Arria® 10 器件中不带校准的RS OCT 5.5.4.2. Arria® 10 器件中带校准的RS OCT 5.5.4.3. Arria® 10 器件中带校准的RT OCT 5.5.4.4. 动态OCT 5.5.4.5. 差分输入（RD OCT） 5.5.4.6. Arria® 10 器件中的OCT校准模块
5.5.5. Arria® 10 器件的外部I/O匹配 x
5.5.5.1. 单端I/O匹配 5.5.5.2. Arria® 10 器件的差分I/O匹配
5.5.5.2. Arria® 10 器件的差分I/O匹配 x
5.5.5.2.1. 差分HSTL、SSTL、HSUL和POD匹配 5.5.5.2.2. LVDS、RSDS和Mini-LVDS匹配 5.5.5.2.3. LVPECL匹配
5.6. Arria® 10 器件的高速源同步SERDES和DPA x
5.6.1. SERDES电路 5.6.2. Arria® 10 器件中支持的SERDES I/O标准 5.6.3. Arria® 10 器件的差分发送器 5.6.4. Arria® 10 器件中的差分接收器 5.6.5. Arria® 10 器件的PLL和时钟 5.6.6. Arria® 10 器件的时序和优化
5.6.3. Arria® 10 器件的差分发送器 x
5.6.3.1. Arria® 10 器件的发送器模块 5.6.3.2. DDR和SDR的串化器旁路操作
5.6.4. Arria® 10 器件中的差分接收器 x
5.6.4.1. Arria® 10 器件的接收器模块 5.6.4.2. Arria® 10 器件中的接收器模式
5.6.4.1. Arria® 10 器件的接收器模块 x
5.6.4.1.1. DPA块 5.6.4.1.2. 同步器 5.6.4.1.3. 数据重对齐模块(Bit Slip) 5.6.4.1.4. 解串器
5.6.4.2. Arria® 10 器件中的接收器模式 x
5.6.4.2.1. Non-DPA模式 5.6.4.2.2. DPA模式 5.6.4.2.3. Soft-CDR模式
5.6.5. Arria® 10 器件的PLL和时钟 x
5.6.5.1. 时钟差分发送器 5.6.5.2. 时钟差分接收器 5.6.5.3. 指南：将整数分频PLL模式中的PLL用于LVDS 5.6.5.4. 指南：通过使用PLL的高速时钟仅对LVDS SERDES 提供时钟 5.6.5.5. 指南：差分通道的管脚布局 5.6.5.6. External PLL模式的LVDS接口
5.6.5.2. 时钟差分接收器 x
5.6.5.2.1. 指南：跨越多个I/O Bank的时钟DPA接口 5.6.5.2.2. 指南：DPA或Non-DPA接收器的I/O PLL参考时钟源
5.6.5.6. External PLL模式的LVDS接口 x
5.6.5.6.1. Altera IOPLL信号接口与Altera LVDS SERDES IP内核 5.6.5.6.2. External PLL模式的Altera IOPLL参数值 5.6.5.6.3. Altera IOPLL和Altera LVDS SERDES之间的连接
5.6.6. Arria® 10 器件的时序和优化 x
5.6.6.1. 源同步时序规划
5.6.6.1. 源同步时序规划 x
5.6.6.1.1. 差分数据定向 5.6.6.1.2. 差分I/O位位置 5.6.6.1.3. 发送器通道至通道偏移 5.6.6.1.4. Non-DPA模式的接收器偏移裕量
5.6.6.1.2. 差分I/O位位置 x
5.6.6.1.2.1. 差分位命名约定
5.6.6.1.4. Non-DPA模式的接收器偏移裕量 x
5.6.6.1.4.1. RSKM方程 5.6.6.1.4.2. LVDS接收器的RSKM报告 5.6.6.1.4.3. 通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver 5.6.6.1.4.4. 实例：RSKM计算
5.7. 在 Arria® 10 器件中使用I/O和高速I/O x
5.7.1. Arria® 10 器件的I/O和高速I/O通用指南 5.7.2. 混合电压参考和非电压参考I/O标准 5.7.3. 指南：上电顺序期间不可驱动I/O管脚 5.7.4. 指南：在HPS共享的I/O Bank中使用I/O管脚 5.7.5. 指南：最大化DC电流限制 5.7.6. 指南：Altera LVDS SERDES IP内核实例 5.7.7. 指南：Soft-CDR模式的LVDS SERDES管脚对 5.7.8. 指南： Arria® 10 GPIO性能的最小化高抖动的影响 5.7.9. 指南：外部存储器接口I/O Bank 2A的使用
5.7.1. Arria® 10 器件的I/O和高速I/O通用指南 x
5.7.1.1. 指南：VREF资源和VREF管脚 5.7.1.2. 指南：遵守3.0 V连接的器件绝对最大额定值 5.7.1.3. 指南：支持I/O PLL参考时钟输入管脚的I/O标准
5.7.2. 混合电压参考和非电压参考I/O标准 x
5.7.2.1. 非电压参考I/O标准 5.7.2.2. 电压参考I/O标准 5.7.2.3. 混合电压参考和非电压参考标准概述
6. Arria® 10 器件的外部存储器接口 x
6.1. Arria® 10 外部存储器接口解决方案的关键特性 6.2. Arria® 10 器件支持的存储器标准 6.3. Arria® 10 器件的外部存储器接口宽度 6.4. Arria® 10 器件的外部存储器接口I/O管脚 6.5. Arria® 10 器件封装支持的存储器接口 6.6. Arria® 10 器件支持的外部存储器接口IP 6.7. Arria® 10 器件的外部存储器接口体系结构 6.8. 文档修订历史
6.4. Arria® 10 器件的外部存储器接口I/O管脚 x
6.4.1. 指南：外部存储器接口I/O Bank 2A的使用
6.5. Arria® 10 器件封装支持的存储器接口 x
6.5.1. 含有ECC的DDR3 x40在 Arria® 10 中的封装支持 6.5.2. Single和Dual-Rank的DDR3 x72(含有ECC)在 Arria® 10 中的封装支持 6.5.3. 含有ECC的DDR4 x40在 Arria® 10 中的封装支持 6.5.4. Single-Rank含有ECC的DDR4 x72在 Arria® 10 中封装支持 6.5.5. Dual-Rank含有ECC的DDR4 x72在 Arria® 10 中的封装支持 6.5.6. Arria® 10的HPS外部存储器接口连接
6.5.6. Arria® 10的HPS外部存储器接口连接 x
6.5.6.1. HPS含有ECC的DDR3 x40在 Arria® 10中的封装支持 6.5.6.2. HPS的Single和Dual-Rank含有ECC的DDR3 x72在 Arria® 10 中的封装支持 6.5.6.3. HPS含有ECC的DDR4 x40在 Arria® 10中的封装支持 6.5.6.4. HPS的Single-Rank含有ECC的DDR4 x72在 Arria® 10 中的封装支持
6.6. Arria® 10 器件支持的外部存储器接口IP x
6.6.1. Ping Pong PHY IP
6.7. Arria® 10 器件的外部存储器接口体系结构 x
6.7.1. I/O Bank 6.7.2. I/O AUX
6.7.1. I/O Bank x
6.7.1.1. 硬存储控制器 6.7.1.2. 延迟锁相环 6.7.1.3. 定序器 6.7.1.4. 时钟树 6.7.1.5. I/O通道
6.7.1.1. 硬存储控制器 x
6.7.1.1.1. 硬核存储控制器功能 6.7.1.1.2. 主控制路径 6.7.1.1.3. 数据缓冲控制器
6.7.1.5. I/O通道 x
6.7.1.5.1. DQS逻辑模块
6.7.1.5.1. DQS逻辑模块 x
6.7.1.5.1.1. DQS延迟链
7. Arria® 10器件中的配置、 设计安全和远程系统更新 x
7.1. 增强配置和通过协议配置(Configuration via Protocol) 7.2. 配置方案 7.3. 配置详细信息 7.4. 使用主动串行方案升级远程系统 7.5. 设计安全 7.6. 文档修订历史
7.2. 配置方案 x
7.2.1. 主动串行配置 7.2.2. 被动串行配置 7.2.3. 快速被动并行配置 7.2.4. JTAG配置
7.2.1. 主动串行配置 x
7.2.1.1. DATA时钟(DCLK) 7.2.1.2. 主动串行单器件配置 7.2.1.3. 主动串行多器件配置 7.2.1.4. 多个EPCQ-L器件的主动串行配置 7.2.1.5. 使用EPCQ-L器件
7.2.1.3. 主动串行多器件配置 x
7.2.1.3.1. 管脚连接和指南 7.2.1.3.2. 使用多个配置数据
7.2.1.5. 使用EPCQ-L器件 x
7.2.1.5.1. 控制EPCQ-L器件 7.2.1.5.2. 走线长度指南 7.2.1.5.3. 编程EPCQ-L器件
7.2.1.5.3. 编程EPCQ-L器件 x
7.2.1.5.3.1. 使用JTAG接口编程EPCQ-L 7.2.1.5.3.2. 使用主动串行接口编程EPCQ-L
7.2.2. 被动串行配置 x
7.2.2.1. 使用外部主机的被动串行单器件配置 7.2.2.2. 使用Intel FPGA下载电缆的被动串行单器件配置 7.2.2.3. 被动串行多器件配置
7.2.2.3. 被动串行多器件配置 x
7.2.2.3.1. 管脚连接和指南 7.2.2.3.2. 使用多个配置数据 7.2.2.3.3. 使用一个配置数据 7.2.2.3.4. 使用PC主机和下载电缆
7.2.3. 快速被动并行配置 x
7.2.3.1. 快速被动并行单器件配置 7.2.3.2. 快速被动并行多器件配置
7.2.3.2. 快速被动并行多器件配置 x
7.2.3.2.1. 管脚连接和指南 7.2.3.2.2. 使用多个配置数据 7.2.3.2.3. 使用一个配置数据
7.2.4. JTAG配置 x
7.2.4.1. JTAG单器件配置 7.2.4.2. JTAG多器件配置
7.2.4.2. JTAG多器件配置 x
7.2.4.2.1. 管脚连接和指南 7.2.4.2.2. 使用一个下载电缆
7.3. 配置详细信息 x
7.3.1. MSEL管脚设置 7.3.2. CLKUSR 7.3.3. 配置序列 7.3.4. 配置时序波形 7.3.5. 估算配置时间 7.3.6. 器件配置管脚 7.3.7. 配置数据压缩
7.3.3. 配置序列 x
7.3.3.1. 上电 7.3.3.2. 复位 7.3.3.3. 配置 7.3.3.4. 配置错误处理 7.3.3.5. 初始化 7.3.3.6. 用户模式
7.3.3.3. 配置 x
7.3.3.3.1. 配置错误检测
7.3.4. 配置时序波形 x
7.3.4.1. FPP配置时序 7.3.4.2. AS配置时序 7.3.4.3. PS配置时序
7.3.6. 器件配置管脚 x
7.3.6.1. 用于配置管脚的I/O标准和驱动强度 7.3.6.2. Quartus® Prime中的配置管脚选项
7.3.7. 配置数据压缩 x
7.3.7.1. 设计编译前的使能压缩 7.3.7.2. 设计编译后的使能压缩 7.3.7.3. 在多器件配置中使用压缩
7.4. 使用主动串行方案升级远程系统 x
7.4.1. 配置映像 7.4.2. 远程更新模式中的配置序列 7.4.3. 远程系统更新电路 7.4.4. 使能远程系统更新电路 7.4.5. 远程系统更新寄存器 7.4.6. 远程系统更新状态机 7.4.7. 用户看门狗定时器（User Watchdog Timer）
7.4.5. 远程系统更新寄存器 x
7.4.5.1. 控制寄存器 7.4.5.2. 状态寄存器
7.5. 设计安全 x
7.5.1. 安全密钥类型 7.5.2. 安全模式 7.5.3. Arria 10 Qcrypt安全工具 7.5.4. 设计安全实现步骤
7.5.2. 安全模式 x
7.5.2.1. JTAG安全模式
8. Arria® 10器件的SEU缓解 x
8.1. SEU缓解概述 8.2. Arria® 10缓解技术 8.3. 规范 8.4. 文档修订历史
8.1. SEU缓解概述 x
8.1.1. SEU缓解应用 8.1.2. 配置RAM 8.1.3. 嵌入式存储器
8.2. Arria® 10缓解技术 x
8.2.1. 存储器模块纠错码支持 8.2.2. CRAM的错误检测和纠正
8.2.2. CRAM的错误检测和纠正 x
8.2.2.1. 错误检测循环冗余检查 8.2.2.2. SEU敏感度 8.2.2.3. 层次标记 8.2.2.4. 评估您的系统对功能翻转的响应 8.2.2.5. 从CRC错误中恢复
8.2.2.1. 错误检测循环冗余检查 x
8.2.2.1.1. 基于列和基于帧的校验位 8.2.2.1.2. 错误消息寄存器 8.2.2.1.3. CRC_ERROR管脚行为
8.2.2.1.2. 错误消息寄存器 x
8.2.2.1.2.1. 检索错误信息 8.2.2.1.2.2. EMR中的错误类型
8.2.2.5. 从CRC错误中恢复 x
8.2.2.5.1. 使能错误纠正（内部擦拭）
8.3. 规范 x
8.3.1. 错误检测频率 8.3.2. 错误检测时间 8.3.3. EMR更新间隔 8.3.4. 纠错时间
9. Arria® 10器件中的JTAG边界扫描测试 x
9.1. BST操作控制 9.2. JTAG操作的I/O电压 9.3. 执行BST 9.4. 使能和禁用IEEE Std. 1149.1 BST电路 9.5. IEEE Std. 1149.1边界扫描测试指南 9.6. IEEE Std. 1149.1边界扫描寄存器 9.7. 文档修订历史
9.1. BST操作控制 x
9.1.1. IDCODE 9.1.2. 所支持的JTAG指令 9.1.3. JTAG安全模式 9.1.4. JTAG专用指令
9.6. IEEE Std. 1149.1边界扫描寄存器 x
9.6.1. Arria® 10器件I/O管脚的边界扫描单元 9.6.2. IEEE Std. 1149.6边界扫描寄存器
10. Arria® 10器件中的电源管理 x
10.1. 功耗 10.2. 功耗降低技术 10.3. 电源感应线（Power Sense Line） 10.4. 电压传感器 10.5. 温度感应二极管 10.6. 上电复位电路 10.7. 上电和断电序列 10.8. 电源设计 10.9. 文档修订历史
10.1. 功耗 x
10.1.1. 动态功耗公式
10.2. 功耗降低技术 x
10.2.1. SmartVID 10.2.2. 可编程电源技术 10.2.3. 低静态功耗器件等级 10.2.4. SmartVID功能实现
10.4. 电压传感器 x
10.4.1. 外部模拟信号的输入信号范围 10.4.2. 在 Arria® 10器件中使用电压传感器
10.4.1. 外部模拟信号的输入信号范围 x
10.4.1.1. 单极性输入模式
10.4.2. 在 Arria® 10器件中使用电压传感器 x
10.4.2.1. 使用FPGA内核接入对电压传感器进行访问 10.4.2.2. 电压传感器传输函数
10.4.2.1. 使用FPGA内核接入对电压传感器进行访问 x
10.4.2.1.1. 内核访问模式的配置寄存器 10.4.2.1.2. 当MD[1:0]不等于2'b11时，在内核访问模式中访问电压传感器 10.4.2.1.3. 当MD[1:0]等于2'b11时，在内核访问模式中访问电压传感器
10.5. 温度感应二极管 x
10.5.1. 内部温度感应二极管 10.5.2. 外部温度感应二极管
10.5.1. 内部温度感应二极管 x
10.5.1.1. 内部TSD的传输函数
10.6. 上电复位电路 x
10.6.1. POR电路监控和未监控电源
1. Arria® 10器件中的逻辑阵列模块与自适应逻辑模块
2. Arria® 10器件中的嵌入式存储器模块
3. Arria® 10器件中的精度可调DSP模块
4. Arria® 10器件中的时钟网络和PLL
5. Arria® 10 器件的I/O和高速I/O
6. Arria® 10 器件的外部存储器接口
7. Arria® 10器件中的配置、 设计安全和远程系统更新
8. Arria® 10器件的SEU缓解
9. Arria® 10器件中的JTAG边界扫描测试
10. Arria® 10器件中的电源管理

6.7.1.1. 硬存储控制器

The Arria® 10 hard memory controller is designed for high speed, high performance, high flexibility, and area efficiency. The hard memory controller supports all the popular and emerging memory standards including DDR4, DDR3, and LPDDR3.

通过实现高级动态命令和数据重排序算法来实现高性能。此外，本设计还采用高效流水线技术，以提高存储器带宽的使用以及在保持高速的同时降低延迟。硬核解决方案提供最佳的可用性和较短的上市时间。控制器内部以及从控制器到PHY的时序因简化时序收敛已被Intel预先关闭。

该控制器体系结构是一种模块化设计，适用于单一I/O bank。这种结构为硬核解决方案提供最佳灵活性。

  • 可将每个I/O bank配置成以下路径之一：
    • 控制路径，以驱动所有用于存储器接口的address/command管脚
    • 数据路径，以驱动用于DDR型接口的最高32位数据管脚。
  • 存储控制器可放置在任意位置。
  • 可将多个bank打包在一起，形成不同宽度（最高 144位）的存储器接口。

为获得更大灵活性，可旁路硬存储控制器，并根据需要使用定制IP。

图 128. 硬存储控制器体系结构


硬存储控制器由以下逻辑块组成：

  • Core和PHY接口
  • 主控制路径
  • 数据缓冲控制器
  • 读写数据缓冲器

内核接口支持Avalon® Memory-Mapped（Avalon-MM）接口协议。该接口与PHY的通信遵循Altera PHY接口（AFI）协议。整个控制路径被分成主控制路径和数据缓冲控制器。

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