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5.6.1. SERDES电路
Arria® 10器件的每个LVDS I/O通道含有内置串化器/解串器(SERDES)电路,支持高速LVDS接口。 通过对SERDES电路进行配置可以支持源同步通信协议,如RapidIO®、XSBI、串行外设接口(SPI)以及异步协议。
图 100. SERDES该图显示了发送器和接收器数据路径的连接信号的LVDS SERDES电路的发送器和接收器的结构图。它显示了发送器和接收器之间一个共享的PLL。如果发送器和接收器没有共享同一个PLL,则需要两个I/O PLL。在单数据速率(SDR)和双数据速率(DDR)模式中,数据位宽分别为1和2位。
Altera LVDS SERDES发送器和接收器需要来自I/O PLL的多种时钟和加载使能信号。 Quartus® Prime软件会自动配置PLL设置,并根据输入参考时钟和所选择的数据速率生成多种时钟和加载使能信号。
注: 要了解 Arria® 10 器件所支持的最高数据速率的更多信息,请参考器件概述。