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4.2. Arria® 10 PLL
PLL对器件时钟管理、外部系统时钟管理以及高速I/O接口提供了可靠的时钟管理与综合。
Arria® 10器件系列包含以下PLL:
- fPLL—可用作小数PLL或整数PLL
- I/O PLL—仅用作整数PLL
fPLL位于HSSI Bank中,与收发器模块相邻。每个HSSI bank包含两个fPLL。您可以在传统的整数模式或小数模式下单独配置每个fPLL。在小数模式下,fPLL可以使用三阶delta-sigma调制进行操作。每个fPLL有四个C计数器输出和一个L计数器输出。
I/O PLL位于I/O bank中硬核存储控制器和LVDS串行器/解串器(SERDES)模块旁边。每个I/O bank包含一个I/O PLL。I/O PLL能够运行在传统整数模式。每个I/O PLL有九个C计数器输出。在某些特定封装中,您可以使用那些没有在您的设计中绑定的I/O bank中的I/O PLL。这些I/O PLL必须从FPGA内核获得时钟源,或者通过一个专用级联连接从同一I/O列中的另一个I/O PLL获得参考时钟源。
Arria® 10器件在密集度最大情况下最多有32个fPLL和16个I/O PLL。 Arria® 10 PLL具有不同的内核模拟结构和特性支持。
特性 | 小数分频PLL | I/O PLL |
---|---|---|
整数模式 | Yes | Yes |
小数分频模式 | Yes | — |
C输出计数器 | 4 | 9 |
M计数器分频因子 | 8到127 | 4到160 |
N计数器分频因子 | 1到32 | 1到80 |
C计数器分频因子 | 1到512 | 1到512 |
L计数器分频因子 | 1, 2, 4, 8 | — |
专用外部时钟输出 | - | Yes |
专用时钟输入管脚 | Yes | Yes |
外部反馈输入管脚 | — | Yes |
展频输入时钟跟踪4 | Yes | Yes |
源同步补偿 | — | Yes |
直接补偿 | Yes | Yes |
正常补偿 | — | Yes |
零延迟缓存补偿 | — | Yes |
外部反馈补偿 | — | Yes |
LVDS补偿 | — | Yes |
反馈补偿绑定 | Yes | — |
压控振荡器(VCO)输出驱动DPA时钟 | — | Yes |
相移分辨率5 | 72 ps | 78.125 ps |
可编程占空比 | 固定的50%占空比 | Yes |
断电模式 | Yes | Yes |
4 所提供的输入时钟抖动在输入抖动容限规范之内。
5 最小相移等于VCO周期除以4 (对于fPLL)或除以8(对于I/O PLL)。对于度数递增, Arria® 10器件能够以至少45°(对于I/O PLL)或者90° (对于fPLL)递增所有输出频率。更小的度数递增有可能受到频率和分频系数的限制。