Intel® Arria® 10内核架构和通用I/O手册

ID 683461
日期 5/08/2017
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5.6.5.6.3. Altera IOPLL和Altera LVDS SERDES之间的连接

图 116. LVDS连接Altera IOPLL IP内核(不使用DPA和Soft-CDR模式)该图显示了不使用DPA和soft-CDR模式的情况下,Altera IOPLLAltera LVDS SERDES IP内核之间的连接。


图 117. LVDS连接Altera IOPLL IP内核(使用DPA模式)该图显示了在使用DPA模式的情况下,Altera IOPLLAltera LVDS SERDES IP内核之间的连接。反转locked输出端口,并将其连接到pll_areset端口。


图 118. 对与接收器通道共享的跨越多个Bank的接收器通道使用共享的I/O PLL,LVDS连接Altera IOPLL IP内核(使用DPA模式)该图显示了在使用跨越多个bank的发送器通道并与DPA接收器通道共享,使用共享的I/O PLL的情况下,Altera IOPLLAltera LVDS SERDES IP内核之间的连接。
  • 将I/O PLL lvds_clk[1]loaden[1]端口连接到LVDS发送器的ext_fclkext_loaden端口。
  • 将I/O PLL lvds_clk[0]loaden[0]端口连接到LVDS接收器的ext_fclkext_loaden端口。
  • 反转locked输出端口,并将其连接到pll_areset端口。


图 119. LVDS连接Altera IOPLL IP内核(使用Soft-CDR模式)该图显示了在使用soft-CDR模式的情况下,Altera IOPLLAltera LVDS SERDES IP内核之间的连接。反转locked输出端口,并将其连接到pll_areset端口。


图 120. 对与接收器通道共享的跨越多个Bank的发送器通道使用共享的I/O PLL,LVDS连接Altera IOPLL IP内核(使用Soft-CDR模式)该图显示了在使用跨越多个bank的发送器通道并与soft-CDR接收器通道共享,使用共享的I/O PLL的情况下,Altera IOPLLAltera LVDS SERDES IP内核之间的连接。
  • 将I/O PLL lvds_clk[1]loaden[1]端口连接到LVDS发送器的 ext_fclkext_loaden端口。
  • 将I/O PLL lvds_clk[0]loaden[0]端口连接到LVDS接收器的ext_fclkext_loaden端口。
  • 反转locked输出端口,并将其连接到pll_areset端口。


表 68.  PLL模式设置以生成Altera IOPLL IP内核生成Altera IOPLL IP内核时,对相应的LVDS功能模式使用下表中的PLL设置。
LVDS功能模式 PLL设置
TX, RX DPA, RX Soft-CDR Direct模式
RX non-DPA LVDS补偿模式

在external PLL模式中,ext_coreclock端口在LVDS LVDS IP内核中自动被使能。如果此端口没有如之前的图表所示被连接,那么 Quartus® Prime编译器输出错误信息。