Intel® Arria® 10内核架构和通用I/O手册

ID 683461
日期 5/08/2017
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5.8. 文档修订历史

日期 版本 修订内容
2017年5月 2017.05.08
  • 更新了纵向移植表,移除了 Arria® 10 GX和 Arria® 10 SX器件系列之间的纵向移植。
  • 更新了External PLL模式的LVDS接口,阐明 IP内核参数编辑器的Clock Resource Summary选项卡提供了 IP内核中所需信号的详细信息。
  • 更新了列出I/O缓冲器类型和I/O标准支持的可编程IOE功能的表格。
  • 删除了全部的"初始化"标记。
2017年3月 2017.03.15 重命名为Intel。
2016年10月 2016.10.31
  • 添加了有关在 Quartus® Prime软件中没有专门分配电流强度情况下的默认预定义电流强度的信息。
  • 更新了有关OCT校准模块的主题,验证通过使用同一I/O列的任何I/O bank中的OCT校准模块可以校准OCT的主题。
  • 移除 Arria® 10 GX器件系列产品中的F36封装。
  • 更新了有关non-DPA模式的接收器偏移裕量的主题,声明TCCS和RCCS在计算RSKM值的使用情况。
  • 更新了有关上电顺序期间不可驱动I/O管脚以强调超过I/O管脚电流会影响器件的可靠性并损坏器件的指南。
6月13日 2016.06.13
  • 更新了I/O纵向移植图,添加了SX 570和SX 660器件的KF40封装。
  • 更新了列出I/O标准电压电平的表格,添加2.5 V输入到3.0 V LVTTL/3.0 V LVCMOS,,以及添加3.0 V输入到2.5 V LVCMOS。
2016年5月 2016.05.02
  • 移除了 Arria® 10 GT器件系列产品中的NF40和UF45封装。
  • 通过从NF45至SF45更新封装,更正了 Arria® 10 GT 1150器件的模块化I/O bank的信息。
  • 更新了列出I/O标准的表格,以阐明SSTL-12、SSTL-125、STL-135、差分SSTL-12、差分SSTL-125和差分SSTL-135 I/O标准支持的Class I和Class II。
  • 更正了列出可编程IOE功能的表格,以移除3 V I/O bank支持的差分输出电压。
  • 更新了可编程电流强度列表,以添加对SSTL-135、SSTL-125、SSTL-12、POD-12、差分SSTL-135、差分SSTL-125、差分SSTL-12和差分POD12 I/O标准的支持。
  • 对SSTL-12和差分SSTL-12 I/O标准添加了120 Ω OCT选项。
  • 添加了有关使用超过24个通道的时钟DPA接口的指南。
  • 添加了有关I/O PLL参考时钟源的指南。
  • 添加了有关I/O PLL参考时钟输入管脚支持的I/O标准的指南。
  • 添加了有关在HPS共享的I/O bank中使用I/O管脚的指南。
  • 更新了最大化DC电流限制指南主题以指定对任何数量连续的I/O管脚没有限制。
  • 更新了有关与external PLL模式一起使用LVDS接口的主题。更新添加了有关使用跨越多个bank的发送器通道以及共享DPA和soft-CDR模式的接收器通道的实例和连接图。
  • 移除了使用外部存储器接口的I/O bank 2A的限制,并添加了使用外部存储器接口的I/O bank 2A的指南。
2015年12月 2015.12.14
  • 对列出I/O标准电压支持的表格进行更新,将3.0 V VCCIO输入从2.5 V I/O标准中移除。
  • 更新了有关MultiVolt I/O接口的内容,将VCCP更新为VCC
  • 更正了概述和可编程IOE功能表格中开漏输出、总线保持和弱上拉电阻功能所支持的I/O标准。
  • 更新了有关数据重对齐模块(位滑)的内容,以指定有效数两据在rx_bitslip_ctrl的上升沿后的四个并行时钟周期后可用。之前,有效数据在两个并行时钟周期后才可用。
  • 更新了有关器件的外部I/O匹配的内容以添加关于将OCT用于SSTL-12和差分SSTL-12 I/O标准的附注,并注释执行IBIS或SPICE仿真的建议。
  • 更新了有关未校准的RS OCT的内容:
    • 更新SSTL-15的RS值,移除25 Ω50 Ω
    • 添加了差分SSTL-15、差分SSTL-135、差分SSTL-125、差分SSTL-12、差分POD12和差分HSUL-12 I/O标准。
  • 更新了有关校准的RS OCT的内容以添加差分POD12 I/O标准。
  • 更新了有关校准的RT OCT的内容以移除20 Ω RT OCT支持以及添加差分POD12 I/O标准。
  • 从列出SERDES接收器和发送器I/O标准支持的表格中移除了差分SSTL-2 Class I和Class II I/O标准。
  • 更新了有关混合电压参考和非电压参考I/O标准的电压参考I/O标准的内容。
  • 添加了设计指南以最小化GPIO性能上的高抖动影响。
  • 对下面的信号名称进行了更新:将
    • dpa_diffioclk更新成dpa_fast_clock
    • dpa_load_en更新成dpa_load_enable
2015年11月 2015.11.02
  • 更新了有关SDR和DDR的串化器旁路操作的内容,以指定串化器旁路通过Altera GPIO IP内核受到支持。
  • 在有关DPA模块的内容中添加了单位间隔(UI)定义的附注。
  • 更新了有关数据重对齐模块(位滑)的内容。这个位滑翻转值现在自动设置成解串因子。
  • 更新了有关解串器的内容以指定解串器旁路通过Altera GPIO IP内核受到支持。
  • 更新了有关PLL和时钟的内容,将并行时钟rx_outclocktx_outclock更正成rx_coreclocktx_coreclock
  • 更新了将整数模式中的PLL用于LVDS的内容,以声明I/O PLL操作仅在整数模式下进行。
  • 对下面的端口/信号名称进行了更新:将
    • rx_dpll_hold更新成rx_dpa_hold
    • rx_reset更新成rx_dpa_reset
    • rx_channel_data_align更新成rx_bitslip_ctrl
    • rx_cda_max更新成rx_bitslip_max
    • rx_outclock更新成rx_coreclock
    • lvds_diffioclkdiffioclk更新成fast_clock
    • lvds_load_enload_en更新成load_enable
  • 对差分通道的管脚布局的内容进行了更新:
    • 对PLL驱动交错的差分发送器和DPA-enabled接收器通道提高清晰度。
    • 移除了有关bank布局和SDR I/O的附注。
  • 更新了有关external PLL模式下Altera IOPLLAltera LVDS SERDES IP内核之间的信号接口的内容。
  • 更新了有关external PLL模式下Altera IOPLL IP内核参数值的内容:
    • outclk0的相移从-180°更新成180°
    • outclk2的相称从-180/串化因子更新成180/串化因子(-18°更新成18°)
  • 在有关non-DPA模式下接收器偏移裕量的内容中更新了RSKM方程的RSKM定义。
  • Quartus II实例更改成Quartus Prime
2015年6月 2015.06.15 更正纵向移植移图中 Arria® 10 GT产品系列的标签。
2015年5月 2015.05.04
  • 更新了有关I/O和差分I/O缓冲器主题的声明以提高清晰度。
  • 更新了 Arria® 10 GX 160、GX 220、SX 160和SX 220器件的U19封装的I/O资源信息:
    • 更新了LVDS I/O数据,从144更新至148
    • 更新了GPIO的总数,从192至196
    • 更新了LVDS通道的数量,从72至74
    • 在图中添加了bank 3A,并移除了bank 3C以及相关的模块化I/O bank表
  • 更新了显示IOE结构的图,以阐明延迟链是分开的。
  • 针对 Arria® 10 GX 270、GX 320、SX 270和SX 320器件的F27封装,更新了banks 3A (从null至48)以及3B (从48至null)的模块化I/O。
2015年1月 2014.01.23
  • 添加了有关可编程开漏输出的主题。
  • 重新构建有关差分通道的管脚布局的主题以增加清晰度。
  • 更正了指定DPA-enabled发送器通道的内容。发送器通道没有DPA模式。
  • 添加了有关对每个I/O bank仅例化一个Altera LVDS SERDES IP内核实例的指南。
  • 添加了有关在soft-CDR模式中仅使用指定的LVDS管脚对的指南。
  • 更新了介绍external PLL的LVDS接口的使用部分:
    • 更新了有关Altera IOPLL和Altera LVDS SERDES IP内核中所需信号的信息。
    • 更新了实例的参数值,使用Altera IOPLL IP内核生成输出时钟。
    • 更新了external PLL接口信号的LVDS时钟相位关系图。
    • 更新了显示Altera IOPLL和Altera LVDS SERDES IP内核之间的连接的结构图。
  • 添加了脚注以声明可对LVDS和POD12 I/O标准使用预加重。POD12 I/O标准支持DDR4。
2014年8月 2014.08.18
  • 更新了有关可编程IOE功能支持的3 V I/O bank的说明。
  • 添加了说明以声明除了FPGA I/O缓冲器, Arria® 10 SoC 器件也含有支持差分I/O标准的HPS I/O缓冲器。
  • 在每个I/O bank位置图中分开I/O bank 2A,来表示它没有连续其它的I/O bank。
  • 更新了LVDS I/O和SERDES电路说明来阐明每个LVDS通道都含有内置的发送器SERDES和接收器SERDES。
  • 移除了片上钳位二极管的参考。Arria 10器件没有片上钳位二极管。使用外部钳位二极管(如果适用)。
  • 添加了相关信息链接到Arria 10收发器PHY用户指南,介绍了 收发器I/O bank 的位置。
  • 更新了I/O纵向移植图以显示Arria 10 GX和Arria 10 SX器件之间的纵向移植。
  • 将"宏功能"的所有参考更新为"IP内核"。
  • 将"MegaWizard Plug-in Manager"的所有参考更新为"参数编辑器"。
  • 将Altera PLL IP内核的所有参考更新为Altera IOPLL IP内核。
  • 对于将LVDS接口与External PLL模式一起使用的信号名称进行了更新:将
    • tx_inclockrx_inclock更新成ext_fclk
    • tx_enablerx_enable更新成ext_loaden
    • rx_dpaclock更新成ext_vcoph[7..0]
    • rx_synclock更新成ext_coreclock
2013年12月 2013.12.02 首次发布。