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4.2.1. PLL使用
fPLL被优化用作收发器发送PLL和综合参考时钟频率。fPLL可用作:
- 降低电路板上所需要的振荡器数量
- 可以减少FPGA所使用的时钟管脚,因为一个参考时钟源可以产生多种不同频率的时钟输出
- 补偿时钟网络延迟
- 收发器的传输时钟
I/O PLL被优化与存储器接口和LVDS SERDES一起使用。I/O PLL可用作:
- 降低电路板上所需要的振荡器数量
- 可以减少FPGA所使用的时钟管脚,因为一个参考时钟源可以产生多种不同频率的时钟输出
- 简化外部存储器接口和高速LVDS接口的设计
- I/O PLL与I/O的紧密耦合使时序收敛更容易
- 补偿时钟网络延迟
- 零延迟缓存