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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.8. 部分重配置设计时序分析
对于每个PR实现修订版,部分分区和静态分区之间的接口是相同的。对每个PR实现修订版进行时序分析,以确保没有时序违规。为确保包含多个PR区域的设计的时序收敛,您可以为所有可能的PR区域组合创建汇总修订版,以进行时序分析。
注: Logic Lock区域施加了布局约束,这些约束会影响PR设计的性能和资源利用率。确保设计要有额外的时序余量和可用的器件资源。选择最大和对时序要求最为严格的角色作为基本角色可以优化时序收敛。此外,如果在时间借用(time borrowing)使能的情况下编译基本设计,那么要在时间借用(time borrowing)使能的情况下编译实现设计。否则,基本设计中的时间借用量将被复位成零,并且设计可能无法通过时序。如果发生这种情况,那么可以使用update_timing_netlist –recompute_borrow命令恢复整个设计中的时间借用量,以进行时序分析。