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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.9.1.2. altera_pr_persona_if Module
在PR区域仿真wrapper中例化altera_pr_persona_if SystemVerilog接口,以连接到所有的wrapper multiplexer。或者,将pr_activate连接到PR仿真模型。
将接口的persona_select连接到所有输入和输出多路复用器的sel端口。将pr_activate连接到所有输出多路复用器的pr_activate。或者,将报告事件连接到 PR仿真模型的报告事件端口。然后,PR区域驱动器测试台组件能够驱动接口。
interface altera_pr_persona_if; logic pr_activate; int persona_select; event report_storage_if_x_event; event report_storage_if_1_event; event report_storage_if_0_event; event report_storage_event; initial begin pr_activate <= 1'b0; end endinterface : altera_pr_persona_if<QUARTUS_INSTALL_DIR> /eda/sim_lib/altera_lnsim.sv文件定义altera_pr_persona_if组件。