Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

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ID 683834
日期 5/11/2020
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1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

1.5.1. 部分重配置设计指南

下表列出了PR设计流程中各个步骤的重要设计指南：

表 2.  部分重配置设计指南
PR设计步骤 指南 原因

对部分重配置进行设计

不要在PR区域内的寄存器中假定初始状态。PR完成后，请确保将所有控制路径寄存器复位成一个已知状态，但要忽略数据路径寄存器。

PR区域中的寄存器在重配置之后包含未定义的值。忽略数据路径寄存器可减少复位信号上的拥塞。

对于 Intel® Arria® 10或者 Intel® Cyclone® 10 GX部分重配置，您不能将同步复位定义成一个全局信号。

PR区域不支持寄存器的同步复位作为一个全局信号，因为 Intel® Arria® 10和 Intel® Cyclone® 10 GX LAB在全局缓存上不支持同步清零(sclr)信号。LAB支持从本地输入或者全局网络行时钟驱动的异步清零(aclr)信号。因此，只有aclr可以是全局信号，驱动PR区域中的寄存器。

PRESERVE_FANOUT_FREE_NODE assignment不能保留fanout-free寄存器，此寄存器在对其进行定义的Verilog HDL或VHDL模块内没有扇出。要保留这些fanout-free寄存器，请在源文件中实现noprune pragma： 

(*noprune*)reg r;

如果此模块有多个实例，只有一些实例需要保留fanout-free寄存器，那么在HDL中的寄存器上设置一个虚拟编译指示(dummy pragma)，并设置PRESERVE_FANOUT_FREE_NODE assignment。dummy pragma使寄存器综合能够实现assignment。例如，在Verilog HDL中设置寄存器r的dummy pragma： 

(*dummy*)reg r;

然后设置此实例assignment：

set_instance_assignment -name \
    PRESERVE_FANOUT_FREE_NODE ON \
    -to r;
 如果在定义一个寄存器的Verilog HDL或VHDL模块中未使用此寄存器，那么PRESERVE_FANOUT_FREE_NODE assignment不适用。

对设计进行分区

寄存PR区域的所有输入和输出。

改进时序收敛和时间预算。

减少设计中与PR区域和静态区域对接的信号数量。

减少导线LUT数量。

为PR区域创建一个wrapper。

wrapper创建到静态区域的通用覆盖区(common footprint)。

当PR区域保持复位状态并且PR区域的冻结比特置位时，将所有PR区域输出端口驱动为无效状态。

防止静态区域逻辑在部分重配置操作期间接收随机数据。

PR边界I/O接口必须是所有PR Persona I/O接口的超集。

确保每个PR分区实现相同的端口。

准备部分重配置

完成所有待处理的传输。

确保静态区域没有处于等待状态。

在部分重配置期间维护部分工作的系统

将所有输出保持为已知恒定值。

确保PR区域在重配置期间和之后接收到的未定义值不会影响PR控制逻辑。

部分重配置后进行初始化

复位后初始化。

从存储器或者其他器件资源中检索状态。

使用Signal Tap Logic Analyzer对设计进行调试

  • 请不要在默认角色中布线(tap)信号。
  • 在一个.stp文件中存储来自一个角色的所有布线信号。

Intel® Quartus® Prime软件的当前版本仅支持每个修订版一个.stp (Signal Tap文件)。此限制要求您一次选择一个分区以进行布线。

不要在同一.stp文件中跨区域布线。

确保所有角色之间的接口(边界)一致。

仅布线预综合信号。在Node Finder中，过滤Signal Tap: pre-synthesis。

确保PR角色的信号布线从综合开始。
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