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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.5.3. 端口
Partial Reconfiguration Region Controller IP有以下端口。
端口 | 宽度 | 方向 | 描述 |
---|---|---|---|
clock_clk | 1 | Input | IP core输入时钟。 |
Reset | |||
reset_reset | 1 | Input | 同步复位。 |
avl_csr_addr | 2 | Input | Avalon® -MM地址总线。地址总线以字寻址为单位: |
avl_csr_read | 1 | Input | 对CSR模块的 Avalon® -MM读控制。 |
avl_csr_write | 1 | Input | 对CSR的 Avalon® -MM写控制。 |
avl_csr_writedata | 32 | Input | 到CSR的 Avalon® -MM写数据总线。 |
avl_csr_readdata | 32 | Output | 从CSR的 Avalon® -MM读数据总线。 |
interrupt_sender_irq | 1 | output | 由非法读取或非法写入进行触发。 |
端口 | 宽度 | 方向 | 描述 |
---|---|---|---|
pr_handshake_stop_req |
1 | Output | 此输出上的一个置位请求PR角色停止执行。 |
pr_handshake_stop_ack |
1 | Input | 此输入上的值1确认正在执行的PR角色已停止执行,新角色可以将其替换。 |
pr_handshake_start_req |
1 | Output | 此输出上的一个置位请求PR角色开始执行。 |
pr_handshake_start_ack |
1 | Input | 此输入上的值1确认新PR角色开始执行,并可以在pr_handshake_stop_req上停止执行。 |
conduit_control_freeze_req | 1 | Input | 对此比特写入1,开始冻结PR区域接口。 |
conduit_control_unfreeze_req | 1 | Input | 对此比特写入1,开始冻结PR区域接口。 |
conduit_control_freeze_status | 1 | Output | 此比特上的高电平表示PR区域已成功进入冻结状态。 |
conduit_control_reset | 1 | Input | 对此比特写入1以复位PR区域。 |
conduit_control_unfreeze_status | 1 | Output | 此比特上的高电平表示PR区域已成功退出冻结状态。 |
conduit_control_illegal_req | n | Output | 此比特上的高电平表示当冻结有效时通过Freeze Bridge IP出现的非法数据传输。 |
信号 | 宽度 | 方向 | 描述 |
---|---|---|---|
bridge_freeze0_freeze | 1 | Output | 此输出连接到freeze bridge IP的冻结输入信号或者控制其他冻结逻辑。(根据冻结接口的数量生成多个接口) |
bridge_freeze0_illegal_request | 1 | Input | 此输入连接到Freeze Bridge IP的一个实例的illegal_request输出信号。 |
图 60. Partial Reconfiguration Region Controller接口端口(控制和状态寄存器模块使能)
图 61. Partial Reconfiguration Region Controller接口端口(控制和状态寄存器模块禁用)