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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.3.9. PR控制模块信号
下表列出了Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP的部分重配置控制模块接口信号:
信号 | 宽度 | 方向 | 描述 |
---|---|---|---|
pr_data | [31:0] | Input | 承载配置比特流。 |
pr_done | 1 | Output | 指示PR进程完成。 |
pr_ready | 1 | Output | 指示控制模块准备好接收来自控制逻辑的PR数据。 |
pr_error | 1 | Output | 指示一个部分重配置错误。 |
pr_request | 1 | Input | 指示PR进程准备开始。 |
corectl | 1 | Input | 决定从内部执行部分重配置还是通过管脚执行部分重配置。 |
注:
- 您可以指定8,16或者32比特的配置宽度,但接口始终使用32个管脚。
- 所有的输入和输出都异步于PR时钟(clk),除了data信号。data信号同步于clk信号。
- PR时钟必须是自由运行的。
- data信号在等待ready信号期间必须为0。