Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

ID 683834
日期 5/11/2020
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2.3.9. PR控制模块信号

下表列出了Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP的部分重配置控制模块接口信号:
表 30.  PR控制模块接口信号
信号 宽度 方向 描述
pr_data [31:0] Input

承载配置比特流。

pr_done 1 Output 指示PR进程完成。
pr_ready 1 Output 指示控制模块准备好接收来自控制逻辑的PR数据。
pr_error 1 Output 指示一个部分重配置错误。
pr_request 1 Input 指示PR进程准备开始。
corectl 1 Input

决定从内部执行部分重配置还是通过管脚执行部分重配置。

注:
  • 您可以指定8,16或者32比特的配置宽度,但接口始终使用32个管脚。
  • 所有的输入和输出都异步于PR时钟(clk),除了data信号。data信号同步于clk信号。
  • PR时钟必须是自由运行的。
  • data信号在等待ready信号期间必须为0。