仅对英特尔可见 — GUID: rlj1492640365126
Ixiasoft
1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
仅对英特尔可见 — GUID: rlj1492640365126
Ixiasoft
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
要使用Signal Tap logic analyzer对PR设计进行调试,必须创建一个调试桥接将Signal Tap调试扩展到PR分区中。然后您可以使用Signal Tap通过连接到调试桥接进行调试。要使用调试桥接,需要对设计中的每个PR区域例化SLD JTAG Bridge Agent Intel® FPGA IP和SLD JTAG Bridge Host Intel® FPGA IP对。
在早期规划阶段执行以下步骤,以确保可以使用Signal Tap调试静态以及PR区域:
- 在静态区域中例化SLD JTAG Bridge Agent IP。
- 在默认角色的PR区域中例化SLD JTAG Bridge Host IP。
- 当创建角色的修订版时,对每个角色例化SLD JTAG Bridge Host IP。
Signal Tap logic analyzer使用 Intel® Quartus® Prime软件提供的层次化调试功能对静态区域和PR区域中的信号进行同时布线。
您可以对PR区域以及多个PR区域中存在的多个角色进行调试。关于使用层次化hub的调试基本结构的完整信息,请参考Intel Quartus Prime Pro Edition User Guide: Debug Tools。