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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.6.2. 步骤2:创建设计分区
对想要部分重配置的每个PR区域创建设计分区。在设计中创建任意数量的独立分区或PR区域。从Project Navigator或者Design Partitions Window中创建部分重配置的设计分区。
设计分区仅是设计的逻辑分区,并不指定器件上的物理区域。使用Logic Lock Region assignment将一个分区与FPGA的特定区域相关联。为避免分区妨碍设计优化,请在同一分区内将逻辑分组在一起。如果设计包括一个层次化PR流程,其中包括父分区和子分区,那么可以在设计中定义多个父分区或子分区以及多个层级的PR分区。
当创建一个Reconfigurable分区时,如果不进行任何需要重新综合(re-synthesis)的分区更改,那么Compiler会保留此分区的综合后(post-synthesis)结果,并重新使用综合后(post-synthesis)网表。否则,Compiler将从源文件重新综合分区。Compiler为Reconfigurable分区的每个接口添加wire LUT,并执行PR兼容性检查。在创建分区之前,必须运行elaboration。
创建一个设计分区
请按照以下步骤创建设计分区:
- 点击Processing > Start > Start Analysis & Elaboration。
- 在Project Navigator中,右键点击Hierarchy选项卡中的一个实例,然后点击Design Partition > Set as Design Partition。在创建的每个分区旁边出现一个设计分区图标。
- 点击Assignments > Design Partitions Window查看和编辑工程中的所有设计分区。
- 在Design Partitions Window中对分区指定相应的设置:
表 5. 设计分区设置 选项 说明 Partition Name 指定分区名称。每个分区名称必须唯一,且仅由字母数字字符组成。 Intel® Quartus® Prime软件自动为每个工程修订创建顶层(|)"root_partition" 。 Hierarchy Path 对约束到分区的实体实例指定层次路径。可在Create New Partition对话框中指定该值。根分区层次路径为|。 Type 双击指定分区类型以控制Compiler如何处理和实现分区: - Default—标识标准分区。Compiler使用关联设计源文件处理分区。
- Reconfigurable—标识局部可重配置流程中可重新配置的分区。指定Reconfigurable类型保留综合结果,同时允许对PR流程中的分区进行调整。
- Reserved Core—标识基于块的设计流程中的分区,保留该分区并通过Consumer复用器件外设实现核心开发。
Preservation Level 对分区指定以下其中一个保留级别: - Not Set—未指定保留级。分区从源文件编译。
- synthesized—使用综合快照进行分区编译。
- final—使用最终快照进行分区编译。
使用synthesized或者final的Preservation Level,对源代码的更改不会出现在综合中。
Empty 指定Compiler可跳过的空分区。在同一分区中该设置与Reserved Core和Partition Database File设置不兼容。Preservation Level必须为Not Set。空分区不能有任何子分区。 Partition Database File 指定Compiler在分区编译期间使用的Partition Database File(.qdb)。导出需要重复使用的编译阶段的.qdb(综合或最终)。将.qdb约束到某个分区以在另一环境下重复使用这些结果。 Entity Re-binding - PR Flow—指定替代每个实现版本中个体的实体。
- Root Partition Reuse Flow —指定替代使用者工程中保留核心逻辑的实体。
Color 指定Chip Planner和Design Partition Planner显示中分区的颜色代码。 Post Synthesis Export File 每次运行Analysis & Synthesis,自动将分区综合后编译结果导入指定.qdb。可自动导出无保留主分区的任何设计分区,包括root_partition。 Post Final Export File 每次运行Analysis & Synthesis,自动将分区综合后编译结果导入指定.qdb。可自动导出无保留主分区的任何设计分区,包括root_partition。 图 19. Design Partitions Window