Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

ID 683834
日期 5/11/2020
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1.6.3. 步骤3:规划设计

在PR设计中使用Logic Lock floorplan constraint对器件进行物理分区。设计中每个PR分区都必须有一个对应的,专用的物理分区。
通过创建Logic Lock区域来定义PR区域的物理分区。此分区可确保PR区域可用的资源对于您实现的任何角色都是相同的。
PR区域平面图

PR区域只能包含内核逻辑,例如:LAB、RAM、ROM和DSP。 Intel® Agilex™ Intel® Stratix® 10设计也可以将Hyper-Register包含在PR区域中。在设计的静态区域中实例化所有外围设计单元,例如收发器,外部存储器接口和时钟网络。您创建的Logic Lock区域能够跨越外围位置,例如I/O列和HPS,因为约束是core-only。

有两种区域类型:
  • Place regions—使用这些区域将逻辑约束到器件的特定区域中。Fitter将逻辑放置在指定的区域中。Fitter还可以在此区域中放置其他逻辑,除非您将此区域指定为Reserved
  • Route regions—使用这些区域将布线限制到一个特定区域中。布线区域必须完全包围布局区域。此外,PR区域的布线区域不能重叠。
图 20. 规划您的PR设计

在规划PR设计时,请遵循以下准则:

  • 在进行核心规划之前,请完成外围和时钟布局图。您可以使用Interface Planner (Tools > Interface Planner)为您的设计创建外围平面图分配。
  • 定义一个布线区域,此区域在所有方向上至少比布局区域大1个单位。
  • 不要重叠多个PR区域的布线区域。
  • 按行选择PR区域,以减少比特流开销。在 Intel® Arria® 10 Intel® Cyclone® 10 GX在器件中,短而宽的区域比高而窄的区域有更小的比特流。 Intel® Agilex™ Intel® Stratix® 10配置发生在扇区上。为了使比特流开销最少,请确保PR区域与扇区对齐。
  • 对于 Intel® Arria® 10 Intel® Cyclone® 10 GX器件,平面图的高度会影响重配置时间。Y方向上较大的平面图需要更长的时间来重配置。此条件不适用于 Intel® Agilex™ Intel® Stratix® 10器件,因为它们根据扇区进行配置。
  • 定义PR区域中的子Logic Lock区域以改善时序收敛。
  • 如果设计包括HPR父分区和子分区,那么父区域的布局区域必须完全包围其子区域的布线和布局区域。同样,父wire LUT必须位于子PR区域之外的区域。此要求是因为子PR区域是所有其他逻辑(包括父区域和静态区域)专有的。