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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.5.7. 在PR区域中提升全局信号
在非PR设计中, Intel® Quartus® Prime软件会自动将高扇出信号提升到专用的全局网络。全局提升发生在设计编译的Plan阶段。
在PR设计中,Compiler对在PR区域的逻辑内产生的信号禁用全局提升。仅在静态区域中例化时钟控制模块,因为时钟平面图和时钟缓冲器必须是设计的静态区域的一部分。手动例化PR区域中的时钟控制块,或使用GLOBAL_SIGNAL assignment在PR区域中分配信号会导致编译错误。将来自PR区域的信号驱动到全局网络:
- 显露PR区域的信号。
- 从静态区域将信号驱动到全局网络。
- 将信号驱动回PR区域。
您最多可以驱动33个时钟( Intel® Arria® 10和 Intel® Cyclone® 10 GX器件)或者32个时钟( Intel® Agilex™ 和 Intel® Stratix® 10器件)到任何PR区域中。您不能在两个PR区域之间共享一行时钟。
Compiler仅允许某些信号在PR区域内是全局的。如下表所示,仅使用全局信号将辅助信号布线到PR区域:
模块类型 | 受支持的全局网络信号 |
---|---|
LAB, MLAB | Clock, ACLR, SCLR2 |
RAM, ROM (M20K) | Clock, ACLR, Write Enable (WE), Read Enable (RE), SCLR |
DSP | Clock, ACLR, SCLR |