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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
您可以选择使用外部主机将部分比特流数据从外部存储器写入到 Intel® Stratix® 10或者 Intel® Agilex™ 器件中。使用外部主机配置时,外部主机会通过置位pr_request信号来启动部分重配置。外部主机通过pr_done和pr_error信号监视PR状态。
外部主机必须对握手信号做出适当响应,以成功进行部分重配置。确保准备正确的PR区域用于部分重配置以协调系统级别的部分重配置。重配置后,将PR区域返回到操作状态。
按照以下步骤对 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机:
- 参数化并生成Partial Reconfiguration External Configuration Controller Intel FPGA IP,如生成IP Core ( Intel Quartus Prime Pro Edition)所述。
- 将Partial Reconfiguration External Configuration Controller pr_request,pr_done和pr_error信号连接到顶层管脚,用于外部主机进行控制和监控。通过点击Assignments > Pin Planner来分配管脚位置。
- 点击Assignments > Device,然后点击Device & Pin Options按钮。
- 在Category列表中,点击Configuration。
- 对于Configuration scheme,选择与完整器件配置匹配的方案。例如,如果完整器件配置使用AVSTx32方案,那么PR配置必须使用AVSTx32。此选项自动保留专用的 Avalon® -ST配置管脚,用于用户模式下的部分重配置。这些管脚与用于完整器件配置的 Avalon® -ST管脚完全相同。
下表描述了外部主机使用的PR管脚。PR流向 Avalon® -ST管脚必须符合带背压的数据传输的 Avalon® -ST规范。
管脚名称 | 类型 | 描述 |
---|---|---|
pr_request | Input | 连接到Partial Reconfiguration External Configuration Controller IP的用户分配的端口。此管脚上的逻辑高电平表示PR主机正在请求部分重配置。 |
pr_done | Output | 连接到Partial Reconfiguration External Configuration Controller IP的用户分配的端口。此管脚上的逻辑高电平表示部分重配置完成。 |
pr_error | Output | 连接到Partial Reconfiguration External Configuration Controller IP的用户分配的端口。此管脚上的逻辑高电平表示部分重配置期间器件中的一个错误。 |
avst_data: avstx8 - [7:0] avstx16 - [15:0] avstx32 - [31:0] |
Input | 这些管脚对外部主机提供连接功能,将PR比特流传输到SDM。avstx8数据管脚是SDM I/O的一部分。avstx16和avstx32数据管脚来自I/O 48 bank 3A。 |
avst_clk | Input | 对 Avalon® -ST接口提供时钟。avst_data和avst_valid同步于avst_clk。avstx8 clk管脚是SDM I/O的一部分。avstx16和avstx32来自I/O 48 bank 3A。 |
avst_valid | Input | 此管脚上的逻辑高电平表示avst_data中的数据是有效数据。avstx8数据管脚是SDM I/O的一部分。avstx16和avstx32数据管脚来自I/O 48 bank 3A。 |
avst_ready | Output | 此管脚上的逻辑高电平表示SDM已准备好接收来自外部主机的数据。此输出是SDM I/O的一部分。 |