仅对英特尔可见 — GUID: qhc1491861467104
Ixiasoft
1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
仅对英特尔可见 — GUID: qhc1491861467104
Ixiasoft
1.9.1.4. altera_pr_wrapper_mux_in Module
altera_pr_wrapper_mux_in模块使您能够对所有PR角色的PRpartition wrapper的输入进行解复用。
每个输入端口例化一个多路复用器。使用多路复用器的sel端口指定活动角色。对组件进行参数化,指定角色输出的数量,多路复用器宽度和任何禁用输出的MUX输出。当使用altera_pr_wrapper_mux_in多路复用一个时钟输入时,使用值为0的DISABLED_OUTPUT_VAL,要确保没有禁用角色的仿真时钟事件。
module altera_pr_wrapper_mux_in#( parameter NUM_PERSONA = 1, parameter WIDTH = 1, parameter [0:0] DISABLED_OUTPUT_VAL = 1'bx ) ( input int sel, input wire [WIDTH-1:0] mux_in, output reg [WIDTH-1 : 0] mux_out [NUM_PERSONA-1:0] ); always_comb begin for (int i = 0; i < NUM_PERSONA; i++) if (i == sel) mux_out[i] = mux_in; else mux_out[i] = {WIDTH{DISABLED_OUTPUT_VAL}}; end endmodule : altera_pr_wrapper_mux_in<QUARTUS_INSTALL_DIR> /eda/sim_lib/altera_lnsim.sv文件定义altera_pr_wrapper_mux_in组件。