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Ixiasoft
1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.2. 部分重配置过程序列
部分重配置设计必须启动PR操作,并将配置文件传送到PR控制模块( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)或者SDM ( Intel® Agilex™ 和 Intel® Stratix® 10设计)。在进行部分重配置之前,必须确保FPGA器件处于用户模式且处于功能状态。 以下步骤描述了部分重新配置序列:
- 将stop_req信号从顺序PR控制逻辑发送到PR区域以准备PR操作。接收到此信号后,PR区域将完成所有待定的传输并停止接受新传输。
- 等待stop_ack信号指示PR区域已准备好进行部分重配置。
- 使用PR控制逻辑来冻结PR区域的所有必要输出。此外,将所有初始化的RAM的时钟使能驱动为禁止状态。
- 将PR比特流发送到PR控制模块( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)或者SDM ( Intel® Stratix® 10和 Intel® Agilex™ 设计)以启动PR区域的PR进程。当使用任何的Partial Reconfiguration Controller Intel® FPGA IP时,IP core上的 Avalon® -MM或者 Avalon® -ST接口会提供此功能。当对 Intel® Arria® 10设计直接例化PR控制模块时,请参考PR控制模块信号时序图。
- 成功完成PR操作后,复位PR区域。
- 通过置位start_req信号和置低freeze信号来发出PR操作开始的信号。
- 等待start_ack信号指示PR区域已准备好进行操作。
- 通过最新重配置的PR区域恢复FPGA操作。
图 2. PR进程顺序时序图