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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.5.2. 参数
Partial Reconfiguration Region Controller IP core支持以下参数的自定义。
参数 |
值 |
默认值 | 描述 |
---|---|---|---|
Enable Avalon® -MM CSR register | On/Off | On | 使能PR区域控制器中的 Avalon® -MM CSR寄存器。 禁止此选项以显示一个管道接口,不例化CSR模块。 |
Enable interrupt port for illegal request | On/Off | On | 对PR区域控制器中的非法操作使能中断端口。 |
Number of freeze interfaces | number | 指定用于冻结操作的冻结接口的数量。您可以将每个冻结接口连接到冻结桥接,也可以使用此接口控制其他冻结逻辑。 | |
Enable freeze interface without illegal request port | On/Off | Off | 使能其他冻结接口的创建,而没有非法请求端口。 |
Specify the number of freeze interfaces without illegal request port | number | 指定用于冻结操作的不具有非法请求端口的冻结接口的数量。仅在打开Enable freeze interface without illegal request port时可用。 |
图 59. Partial Reconfiguration Region Controller参数编辑器