仅对英特尔可见 — GUID: gru1468877023584
Ixiasoft
1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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Ixiasoft
1.15. 创建一个部分重配置设计修订历史
文档版本 | Intel® Quartus® Prime版本 | 修订内容 |
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2020.05.11 | 20.1 |
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2020.04.13 | 20.1 |
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2019.11.18 | 19.3.0 |
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2019.09.30 | 19.3.0 |
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2019.06.10 | 19.1.0 |
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2019.04.22 | 19.1.0 |
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2019.04.01 | 19.1.0 |
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2018.12.30 | 18.1.1 |
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2018.10.24 | 18.1.0 |
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2018.09.24 | 18.1.0 |
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2018.07.18 | 18.0.0 |
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2018.06.18 | 18.0.0 |
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2018.05.29 | 18.0.0 |
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2018.05.07 | 18.0.0 |
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2017.11.06 | 17.1.0 |
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2017.05.08 | 17.0.0 |
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10.31.2016 | 16.1.0 |
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