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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
您可以使用 Intel® Quartus® Prime软件中的相应选项对 Intel® Arria® 10和 Intel® Cyclone® 10 GX PR工程的基本比特流和PR比特流进行压缩和加密。
根据设计要求,独立压缩基础比特流和PR编程比特流。如果只加密基本映像时,那么要指定是否加密PR映像。以下指南适用于PR比特流压缩和加密:
-
您可以独立加密基本映像和PR映像。您可以对基础映像使用非易失性加密密钥,对PR映像使用易失性加密密钥。
- 请参考表 9以确保对加密和压缩的正确Clock-to-Data (CD)比率设置。
当在IP Catalog或者Platform Designer参数编辑器中指定参数时,通过开启Enable enhanced decompression选项来使能增强解压缩。
注: 您不能同时使用增强解压缩和加密。增强解压缩仅适用于Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP。