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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.5.9.1. 时钟门控(Clock Gating)
避免对初始化内容存储器进行虚假写入的另一种方法是在PR静态区域中实现时钟门控电路,并将时钟门控电路馈送到PR区域,在此PR区域中实现了初始化存储器。
全局时钟控制模块
在静态区域中实现门控电路,并将其馈送到正在实现初始化存储器的PR区域。时钟门控在逻辑上等效于在存储器上使用时钟使能。此方法具有以下优点:
- 在开始部分重配置操作之前,使用全局时钟缓冲器的使能端口来禁用此时钟。在PR完成时也要使能此时钟。
- 确保时钟在重配置期间不会切换,并且不需要其他逻辑来避免虚假写入。