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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.6.1. 步骤1:识别部分重配置资源
在设计部分重配置时,必须首先确定可以定义为可重配置分区的逻辑层次结构边界。接下来,设置设计层次结构和源代码以支持此分区。
可重配置分区只能包含内核资源,例如FPGA中的LAB,嵌入式存储器模块(M20K和MLAB)和DSP模块。所有外围资源(例如收发器,外部存储器接口,GPIO,I/O接收器和硬核处理器系统(HPS))都必须位于设计的静态部分。不能对时钟和复位的全局网络缓冲器进行部分重配置。
硬件资源模块 | 重配置方法 |
---|---|
逻辑模块 | 部分重配置 |
数字信号处理 | 部分重配置 |
存储器模块 | 部分重配置 |
内核布线 | 部分重配置 |
收发器/PLL | 动态重配置 |
I/O模块 | 不支持 |
时钟控制模块 | 不支持 |
图 18. Intel® Arria® 10器件中的可用资源类型
使用任何 Intel® Quartus® Prime支持的设计输入方法对一个PR分区创建core-only逻辑,包括Platform Designer, Intel® HLS Compiler或者标准SystemVerilog,Verilog HDL和VHDL设计文件。
以下 Intel® FPGA IP core在静态区域中支持系统级调试:
- In-System Memory Content Editor
- In-System Sources and Probes Editor
- Virtual JTAG
- Nios® II JTAG Debug Module
- Signal Tap Logic Analyzer