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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.5.4. 为PR区域创建封装逻辑(wrapper logic)
如果设计中的所有角色都不具有相同的顶层接口,那么必须创建封装逻辑以确保所有角色都类似于静态区域。为每个角色定义一个wrapper,并在wrapper中例化角色逻辑。如果所有角色都有相同的顶层接口,那么这些角色不需要封装逻辑。在此wrapper中,您可以创建虚拟端口,以确保PR区域的所有角色都具有与静态区域的相同连接。
在PR编译期间,Compiler将PR区域的接口上的每个非全局端口转换成边界端口线LUTS。边界端口线LUT的命名约定为:输入端口<input_port>~IPORT,输出端口<output_port>~OPORT。例如,my_region PR域上的my_input输入端口的wire LUT的实例名为my_region|my_input~IPORT。
- 使用Logic Lock region assignment手动规划边界端口,或者使用Fitter自动布局边界端口。Fitter在基本修订版编译期间布局边界端口。边界LUT是Fitter从编译的角色排生的不变位置。这些LUT代表静态区域与PR布线和逻辑之间的边界。无论基础角色如何,布局都保持不变,因为从静态逻辑的布线不会随其他角色实现而变化。
- 要将所有边界端口限制在一个特定区域中,使用通配符assignment。例如:
set_instance_assignment -name PLACE_REGION "65 59 65 85" -to \ u_my_top|design_inst|pr_inst|pr_inputs.data_in*~IPORT
此assignment将对应于所指定的IPORTS的所有wire LUTS限制在坐标(65 59)与(65 85)之间的布局区域内。
图 12. PR区域边界上的Wire-LUT您可以有选择地将边界端口规划至LAB级别,或者单独的LUT级别。要规划至LAB级别,需要创建一个1x1 Logic Lock PLACE_REGION约束(一个LAB高,一个LAB宽)。或者,通过创建一个Logic Lock布局区域来指定一个范围约束。关于 floorplan assignment的更多信息,请参考Floorplan the Partial Reconfiguration Design。
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