Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

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ID 683834
日期 5/11/2020
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1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

2.3.5. 端口

Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP包含以下接口端口。
图 47. 部分重配置控制器接口端口(内部主机)
图 48. 部分重配置控制器接口端口(外部主机)
表 23.  Clock/Reset端口
端口名称 宽度 方向 功能

nreset

1

Input

PR Controller IP core的异步复位。在部分重配置期间对PR Controller IP core进行复位将启动抽出程序(withdrawal sequence)。

clk

1

Input

PR Controller IP core的用户输入时钟。IP core的最大时钟频率为100MHz。

IP core在JTAG调试操作期间会忽略此信号。
表 24.  Freeze Interface端口
端口名称 宽度 方向 功能

freeze

1

Output

高电平有效信号，冻结任何正在进行部分重配置的区域的PR接口信号。此信号置低表示PR操作结束。

使用Partial Reconfiguration Region Controller IP，而不是Partial Reconfiguration Controller IP freeze信号。

表 25.  Conduit Interface端口当Enable Avalon® -MM slave interface为Off时，这些端口可用。
端口名称 宽度 方向 功能

pr_start

1

Input

此端口上一个0到1的跳变会启动一个PR事件。您必须将此信号置为高电平至少一个时钟周期，并在PR操作结束之前将其置为低电平。此操作可确保当freeze信号为低电平时PR Controller IP core已准备好接受下一个pr_start触发事件。

PR Controller IP core在JTAG调试操作期间会忽略此信号。

data[]

1, 8, 16, or 32

Input

可选的输入PR数据总线宽度，x1，x8，x16或者x32。

一旦触发PR事件，只要data_valid信号为高电平和data_ready信号为高电平，PR事件就与clk信号的上升沿同步。

PR Controller IP core在JTAG调试操作期间会忽略此信号。

data_valid

1

Input

此端口上一个从0到1的跳变表明data[]端口包含有效数据。

PR Controller IP core在JTAG调试操作期间会忽略此信号。

data_ready

1

Output

此端口上的一个从0到1的跳变表明PR Controller IP core准备好读取data[]端口上的有效数据(当data_valid信号置为高电平时)。如果此端口为低电平，那么数据发送器必须停止发送有效数据。

此信号在JTAG调试操作期间置为低电平。

status[2..0]

1

Output

一个3-bit输出，表示PR事件的状态。当IP检测到一个错误(PR_ERROR，CRC_ERROR或者不兼容的比特流错误)时，此信号锁存为高电平。当pr_start为高电平，freeze为低电平时，此信号仅在下一个PR事件的开始时复位。例如：

3’b000 – power-up or nreset asserts

3’b001 – PR_ERROR triggers

3’b010 – CRC_ERROR triggers

3’b011 – Incompatible bitstream error detection

3’b100 – PR operation in progress

3’b101 – PR operation passes

3'b110 – Reserved bit

3'b111 – Reserved bit

表 26.   Avalon® -MM从接口端口当Enable Avalon® -MM slave interface为On时，这些信号可用。
端口名称 宽度 方向 功能

avmm_slave_address

4

Input

Avalon® -MM地址总线。地址总线以Word寻址为单位：

PR Controller IP core在JTAG调试操作期间会忽略此信号。
avmm_slave_read 1

Input

Avalon® -MM读控制。

PR Controller IP core在JTAG调试操作期间会忽略此信号。
avmm_slave_readdata 32

Output

Avalon® -MM读数据总线。

PR Controller IP core在JTAG调试操作期间会忽略此信号。
avmm_slave_write 1

Input

Avalon® -MM写控制。

PR Controller IP core在JTAG调试操作期间会忽略此信号。
avmm_slave_writedata 32

Input

Avalon® -MM写数据总线。

PR Controller IP core在JTAG调试操作期间会忽略此信号。
avmm_slave_waitrequest 1

Output

表明IP繁忙。也表明IP core不能对读或写请求进行响应。

IP core在JTAG调试操作期间会拉高此信号。
表 27.  Interrupt Interface端口当Enable interrupt interface为On时，这些信号可用。
端口名称 宽度 方向 功能

irq

1

Output

中断信号。
表 28.  CRC BLOCK接口当Use as Partial Reconfiguration Internal Host为Off，或者对一个内部主机手动例化CRCBLOCK时，这些端口可用。
端口名称 宽度 方向 功能

crc_error_pin

1

Input

当使用PR Controller IP core作为一个External Host时可用。将此端口连接到正在进行部分重配置的FPGA的专用CRC_ERROR管脚。

表 29.  PR模块接口当Use as Partial Reconfiguration Internal Host为Off，或者对一个内部主机手动例化PRBLOCK时，这些选项可用。
端口名称 宽度 方向 功能

pr_ready_pin

1

Input

将此端口连接到正在进行部分重配置的FPGA的专用PR_READY管脚。

pr_error_pin

1

Input

将此端口连接到正在进行部分重配置的FPGA的专用PR_ERROR管脚。

pr_done_pin

1

Input

将此端口连接到正在进行部分重配置的FPGA的专用PR_DONE管脚。

pr_request_pin

1

Output

将此端口连接到正在进行部分重配置的FPGA的专用PR_REQUEST管脚。

pr_clk_pin

1

Output

将此端口连接到正在进行部分重配置的FPGA的专用DCLK。

pr_data_pin[31..0]

16|32

Output

将此端口连接到正在进行部分重配置的FPGA的专用DATA[31..0]管脚。

二级标题