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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.3.6. 时序规范
下面的时序图显示了一个使用Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP的成功PR操作。status[2:0]输出信号表明操作是通过还是失败了。PR操作在pr_start信号置位时启动。监控status[]信号来检测PR操作的结束。
图 49. Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP时序规范
以下注释对应于时序图中的位置(1)至(7):
- 将pr_start信号置高至少一个时钟周期以启动PR。在发送最后一个数据之前,置低pr_start 。
- status[] signal updates after pr_start is acknowledged. This signal changes during a PR operation if CRC_ERROR, PR_ERROR, or bitstream incompatibility error occurs.
- 如果CRC_ERROR置位并且在上一个PR操作期间没有出现错误,那么PR操作后status[]信号会改变。
- 对于在置位pr_start信号的同时置位data_valid信号,是没有要求的。在适当时,提供data[]并置位data_valid。
- 发送完最后一个数据后,将data_valid信号驱动为低电平,或者继续使用data[]上的虚拟数据置高data_valid为,直到IP从status[]读取PR的最后数据。
- 仅当data_valid和data_ready在同一周期置位时data[]才进行传输。当data_valid和data_ready不是高电平时,请不要驱动数据总线上的新数据。
- PR IP Controller core接收到最后的数据之后,或者当PR IP Controller不能接受数据时,data_ready信号驱低。