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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.4.2. 端口
Partial Reconfiguration External Configuration Controller Intel® FPGA IP包含以下接口端口。
端口名称 | 宽度 | 方向 | 功能 |
---|---|---|---|
pr_request | 1 | Input | 表示PR进程已准备好开始。此信号是一个与任何时钟信号都不同步的管道(conduit)。 |
pr_error | 1 | Output | 表示一个部分重配置错误。此信号是一个与任何时钟信号都不同步的管道(conduit)。 |
pr_done | 1 | Output | 表示PR进程已完成。此信号是一个与任何时钟信号都不同步的管道(conduit)。 |
start_addr | 1 | Input | 指定Active Serial Flash中PR数据的起始地址。通过对Enable Avalon-ST Pins or Active Serial Pins参数选择 Avalon® -ST或者Active Serial来使能此信号。此信号是一个与任何时钟信号都不同步的管道(conduit)。 |
reset | 1 | Input | 高电平有效,同步复位信号。 |
out_clock | 1 | Output | 从内部振荡器生成的时钟源。 |
busy | 1 | Output | IP置位此信号以指示正在进行PR数据传输。通过对Enable busy interface参数选择Enable来使能此信号。 |