Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

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ID 683834
日期 5/11/2020
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1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 方法1 (首选)：指定每个角色的唯一实体和文件名 方法2：将单个文件参数化为PR Persona 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

1.5.2. PR文件管理

通过观察以下PR工程文件管理方法之一，可以简化PR角色及其对应的源文件的管理。

方法1 (首选)：指定每个角色的唯一实体和文件名

为了说明这些方法，请考虑一个包含两个PR区域的设计，每个区域都有可能的apple、orange和banana角色。
图 6. 包含两个PR区域和三个角色的设计示例

在PR文件管理方法1中，指定工程中每个角色的唯一实体和文件名对。例如：

  • 在apple.sv文件中定义apple角色
  • 在orange.sv文件中定义orange角色
  • 在banana.sv文件中定义banana角色
注： 对于成功的编译和PR操作，所有角色都必须要有完全相同的端口名称和宽度(在每个.sv文件中定义的)。

在基本PR revision RTL中，对两个PR区域指定"apple"为PR角色：

图 7. 将Base PR Persona设置成"apple"

通过将u_fruit_0和u_fruit_1设置为PR分区和区域，将基本角色设置为 [apple, apple]时，通过使用Design Partitions Window中的Entity Rebinding (ENTITY_REBINDING)选项或者直接编辑.qsf很容易对占用PR区域的角色进行更改，如下例所示：

对PR实现(impl)修订版指定orange角色：

set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_1

对PR实现(impl)修订版指定banana角色：

set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_1

对每个PR区域指定不同的角色：

set_instance_assignment -name ENTITY_REBINDING orange -to u_fruit_0 set_instance_assignment -name ENTITY_REBINDING banana -to u_fruit_1

对于每个实现修订版，必须确保在工程中包含相应的源文件(Project > Add/Remove Files in Project)。

方法2：将单个文件参数化为PR Persona

在PR文件管理方法2中，使用一个封装(wrapper)文件和参数来参数化定义所有角色的单个文件。例如，考虑方法1描述的相同设计，其中有两个PR区域，每个PR区域都有三个可能的角色。

图 8. 单个文件中的wrapper和参数

在下列中，u_fruit_0和u_fruit_1设置为基本编译中的PR分区和区域。值为0的FRUIT_TYPE参数会生成这两个PR角色的apple实体。

然后，您可以通过更改参数值来更改角色。例如，对两个PR区域都指定orange角色，将FRUIT_TYPE参数设置为1： (FRUIT_TYPE=1)

除了对RTL的这些更改之外，在使用方法2更新.qsf时，还必须遵循以下这些额外步骤：

  1. 创建fruit.sv文件的一个副本。使用唯一的名称命名此文件，例如：x_fruit.sv。也要重命名实体以匹配.sv文件。
  2. 将FRUIT_TYPE的默认参数设置为一个Verilog macro，在这种情况下为`X_FRUIT_TYPE。
    图 9. 另存为x_fruit.sv的fruit.sv的副本
  3. 将x_fruit.sv添加到工程中(Project > Add/Remove Files in Project)。
  4. 在Specify the following in the PR实现修订版的.qsf文件中指定以下设置：
    1. 添加下面的命令行，将`X_FRUIT_TYPE Verilog macro设置成1，对"fruit"指定适当的参数，例化正确的FRUIT_TYPE：
      set_global_assignment -name VERILOG_MACRO "X_FRUIT_TYPE=1"
    2. 指定实体重新绑定assignment，将新的x_fruit实体与u_fruit_0和u_fruit_1实例相关联：
      set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_1

      这些.qsf变更将orange设置为这两个PR区域的新角色。

  5. 方法2的一个缺点是.qsf文件中的设置的Verilog macro是全局的。因此，工程中的`X_FRUIT_TYPE的每个实例的默认值都为1。如果您希望两个PR角色都属于同一类型，那么此结果可能是合适的。然而，如果要在一个PR实现编译中对一个角色指定“orange”，对另一个角色指定“banana”，那么必须使用唯一名称和Verilog macro创建fruit.sv文件的另一个副本：
    图 10. Copy of x_fruit.sv Saved as y_fruit.sv
  6. 在PR实现修订版的.qsf文件中指定以下设置：
    1. 添加下面的命令行，将`X_FRUIT_TYPE Verilog macro设置成1，对"fruit"指定适当的参数，例化正确的FRUIT_TYPE：
      set_global_assignment -name VERILOG_MACRO "X_FRUIT_TYPE=1" set_global_assignment -name VERILOG_MACRO "Y_FRUIT_TYPE=2"
    2. 指定实体重新绑定assignment，将新的x_fruit实体与u_fruit_0的实例相关联，将新的y_fruit和u_fruit_1实例相关联：
      set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_0
set_instance_assignment -name ENTITY_REBINDING x_fruit -to u_fruit_1

      这些.qsf变更将orange指定为第一个PR区域的角色，将banana指定为第二个PR区域的角色。

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