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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.2.2. 参数
Partial Reconfiguration Controller Intel® FPGA IP支持以下参数的自定义。
参数 |
值 |
描述 |
---|---|---|
Enable Avalon-ST or Avalon-MM slave interface | Avalon-ST/Avalon-MM | 使能控制器的Avalon-ST或者Avalon-MM从接口。 |
Input data width | <bits> | 以比特为单位指定控制器的数据管道接口的大小。IP支持32和64的器件宽度。 |
Enable interrupt interface | Yes/No |
使能中断置位,用于不兼容比特流的检测,CRC_ERROR,PR_ERROR或者成功的部分重配置。中断时,查询PR_CSR[4:2]来了解状态。将1写入到PR_CSR[5]来清除中断。仅同 Avalon® -MM从接口一起使用。 |
Enable protocol error | 从CSR寄存器读出错误比特。 |
图 41. 参数编辑器(Parameter Editor)