Intel® Quartus® Prime Pro Edition用户指南: 部分重配置

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ID 683834
日期 5/11/2020
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1. 创建一个部分重配置设计 2. 部分重配置解决方案IP用户指南 A. Intel® Quartus® Prime Pro Edition用户指南
1. 创建一个部分重配置设计 x
1.1. 部分重配置术语 1.2. 部分重配置过程序列 1.3. 内部主机部分重配置 1.4. 外部主机部分重配置 1.5. 部分重配置设计考量 1.6. 部分重配置设计流程 1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration) 1.8. 部分重配置设计时序分析 1.9. 部分重配置设计仿真 1.10. 部分重配置设计调试 1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) 1.13. 避免PR编程错误 1.14. 对PR设计导出与版本兼容的编译数据库 1.15. 创建一个部分重配置设计修订历史
1.5. 部分重配置设计考量 x
FPGA器件和软件考量 设计分区考量 时钟，复位和冻结信号考量 1.5.1. 部分重配置设计指南 1.5.2. PR文件管理 1.5.3. 评估PR区域初始条件 1.5.4. 为PR区域创建封装逻辑(wrapper logic) 1.5.5. 为PR区域创建冻结逻辑(freeze logic) 1.5.6. 复位PR区域寄存器 1.5.7. 在PR区域中提升全局信号 1.5.8. 规划时钟和其他全局布线 1.5.9. 对存有初始化内容的片上存储器实现时钟使能
1.5.7. 在PR区域中提升全局信号 x
1.5.7.1. 查看行时钟区域边界
1.5.9. 对存有初始化内容的片上存储器实现时钟使能 x
1.5.9.1. 时钟门控(Clock Gating)
1.6. 部分重配置设计流程 x
1.6.1. 步骤1：识别部分重配置资源 1.6.2. 步骤2：创建设计分区 1.6.3. 步骤3：规划设计 1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP 1.6.5. 步骤5：定义角色 1.6.6. 步骤6：为角色创建修订版 1.6.7. 步骤7：编译基本修订版和导出静态区域 1.6.8. 步骤8：设置PR实现修订版 1.6.9. 步骤9：对FPGA器件进行编程
1.6.3. 步骤3：规划设计 x
1.6.3.1. 逐步应用布局约束(Applying Floorplan Constraints Incrementally)
1.6.4. 步骤4：添加Partial Reconfiguration Controller Intel® FPGA IP x
1.6.4.1. 添加Partial Reconfiguration Controller Intel FPGA IP 1.6.4.2. 添加Partial Reconfiguration Controller Intel® Arria® 10/Cyclone 10 FPGA IP
1.6.9. 步骤9：对FPGA器件进行编程 x
1.6.9.1. 生成PR比特流文件 1.6.9.2. 部分重配置比特流兼容性检查 1.6.9.3. 原始二进制编程文件字节序列传输示例 1.6.9.4. 从多个.pmsf文件生成一个合并的.pmsf文件
1.8. 部分重配置设计时序分析 x
1.8.1. 在汇总修订版上运行时序分析
1.9. 部分重配置设计仿真 x
1.9.1. 部分重配置仿真流程
1.9.1. 部分重配置仿真流程 x
1.9.1.1. 仿真PR角色替换 1.9.1.2. altera_pr_persona_if Module 1.9.1.3. altera_pr_wrapper_mux_out Module 1.9.1.4. altera_pr_wrapper_mux_in Module
1.10. 部分重配置设计调试 x
1.10.1. 使用Signal Tap Logic Analyzer对PR设计进行调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计) x
1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计) 1.11.2. 使用PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计) x
1.12.1. 生成加密的PR比特流( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.2. 比特流加密和压缩的时钟数据比( Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计) 1.12.3. 数据压缩比较
1.14. 对PR设计导出与版本兼容的编译数据库 x
1.14.1. PR设计的版本兼容的数据库流程 1.14.2. 对PR设计生成一个版本兼容的编译数据库
2. 部分重配置解决方案IP用户指南 x
2.1. 内部和外部PR主机配置 2.2. Partial Reconfiguration Controller Intel® FPGA IP 2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP 2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP 2.8. 生成和仿真 Intel® FPGA IP 2.9. Intel® Quartus® Prime Pro Edition用户指南：部分重配置存档 2.10. 部分重配置解决方案IP用户指南修订历史
2.2. Partial Reconfiguration Controller Intel® FPGA IP x
2.2.1. 存储器映射(Memory Map) 2.2.2. 参数 2.2.3. 端口 2.2.4. 时序规范
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP x
2.3.1. 从接口(Slave Interface) 2.3.2. 重配置序列 2.3.3. 中断接口(Interrupt Interface) 2.3.4. 参数 2.3.5. 端口 2.3.6. 时序规范 2.3.7. PR控制模块和CRC模块Verilog HDL手动例化 2.3.8. PR控制模块和CRC模块VHDL手动例化 2.3.9. PR控制模块信号 2.3.10. 为 Intel® Arria® 10或者 Intel® Cyclone® 10 GX设计配置一个外部主机
2.3.4. 参数 x
2.3.4.1. 错误检测CRC要求
2.3.8. PR控制模块和CRC模块VHDL手动例化 x
2.3.8.1. PR控制模块和CRC模块VHDL组件声明
2.3.9. PR控制模块信号 x
2.3.9.1. PR控制模块信号时序图
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP x
2.4.1. 参数 2.4.2. 端口 2.4.3. 为 Intel® Stratix® 10或者 Intel® Agilex™ 设计配置一个外部主机
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. 寄存器 2.5.2. 参数 2.5.3. 端口
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.6.1. 参数 2.6.2. 接口端口
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP x
2.7.1. 参数 2.7.2. 端口
2.8. 生成和仿真 Intel® FPGA IP x
2.8.1. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 2.8.2. 运行Freeze Bridge Update脚本 2.8.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 2.8.4. Intel® Arria® 10和 Intel® Cyclone® 10 GX PR控制模块仿真模型 2.8.5. 生成PR角色仿真模型
1. 创建一个部分重配置设计
2. 部分重配置解决方案IP用户指南
A. Intel® Quartus® Prime Pro Edition用户指南

1.5. 部分重配置设计考量

部分重配置是 Intel® Quartus® Prime Pro Edition软件中的一个高级设计流程。创建部分重配置设计需要了解如何将PR设计准则应用到您的设计中。在设计部分重配置时，必须考虑整个系统级行为的初始条件，以保持静态区域操作的完整性和正确性。

例如，在PR编程期间，必须确保系统的其他部分不要读写PR区域。您还必须将PR区域的写使能输出冻结到静态区域，以避免干扰静态区域的操作。如果设计中的所有角色都没有相同的顶层接口，那么必须创建wrapper逻辑以确保所有角色看上去都类似于静态区域。对PR区域进行部分重配置后，必须通过应用一个复位序列使PR区域中的寄存器进入已知状态。对于全局信号和片上存储器，有专门的指南。以下部分提供设计考量和准则，以帮助您创建PR设计的设计文件。

FPGA器件和软件考量

  • 只有-1，-2和-3速度等级的 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件支持部分重配置。所有的 Intel® Agilex™ 和 Intel® Stratix® 10器件都支持PR。
  • 根据数据表，使用0.9V或者0.95V的标称VCC，包括VID使能的器件。
  • 如要最小化 Intel® Arria® 10和 Intel® Cyclone® 10 GX编程文件的大小，请确保PR区域短而宽。对于 Intel® Agilex™ 和 Intel® Stratix® 10设计，请使用扇区对齐(sector-aligned)的PR区域。
  • Intel® Quartus® Prime Standard Edition软件不支持对 Intel® Arria® 10器件进行部分重配置，也不提供对 Intel® Agilex™ 和 Intel® Stratix® 10器件的支持。
  • Intel® Quartus® Prime Pro Edition软件的当前版本仅支持每个修订版一个Signal Tap File (.stp)。

设计分区考量

  • 可重配置的分区只能包含内核资源，例如：LAB、RAM和DSP。所有外围资源(例如：收发器、外部存储器接口、HPS和时钟)都必须位于设计的静态部分中。
  • 要在静态和单独的PR区域之间对器件进行物理分区，通过相关的布线区域，将每个PR区域规划为专有的，仅核心的布局区域。
  • 一个重配置分区必须包含在所有PR角色中使用的所有端口的超集。

时钟，复位和冻结信号考量

  • 对于任何的 Intel® Arria® 10或者 Intel® Cyclone® 10 GX PR区域，时钟和或者其他全局信号的最大数量为33。 对于任何的 Intel® Agilex™ 或者 Intel® Stratix® 10 PR区域，时钟和或者其他全局信号的最大数量为32。在 Intel® Quartus® Prime Pro Edition软件的当前版本中，没有两个PR区域可以共享一个行时钟。
  • PR区域不需要任何输入冻结逻辑。然而，必须将每个PR区域的所有输出冻结为一个已知的恒定值，以避免在部分重配置期间出现未知数据。
  • 将复位长度增加1个周期，以解决Fitter中的寄存器重复问题。
  • 确保在基本修订版本编译中驱动进入PR区域的所有低偏斜全局信号(时钟和复位)都有目的地。

本章节内容
部分重配置设计指南
PR文件管理
评估PR区域初始条件
为PR区域创建封装逻辑(wrapper logic)
为PR区域创建冻结逻辑(freeze logic)
复位PR区域寄存器
在PR区域中提升全局信号
规划时钟和其他全局布线
对存有初始化内容的片上存储器实现时钟使能

二级标题