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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.2. Partial Reconfiguration Controller Intel® FPGA IP
Partial Reconfiguration Controller Intel® FPGA IP对 Intel® Stratix® 10和 Intel® Agilex™ 设计提供部分重配置功能。IP core对FPGA secure device manager (SDM)提供一个标准接口,最大时钟频率为200 MHz。
图 40. Intel® Stratix® 10和 Intel® Agilex™ 部分重配置控制器( Avalon® -ST接口)
注: 如果对使用Single Event Upset (SEU)检测的 Intel® Stratix® 10或者 Intel® Agilex™ 设计执行PR操作的古城中出现错误,那么PR区域将被冻结,变得不能正常工作,对PR区域覆盖的所有扇区禁用SEU检测。Partial Reconfiguration Controller Intel® FPGA IP的 Avalon® -ST状态接口或者 Avalon® -MM寄存器映射会反映此错误状态。要解决此错误并恢复SEU检测,请执行另一个PR操作以重新加载一个有效的PR比特流。
5 也提供Avalon-MM Interface系列。