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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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1.11.1. PR比特流安全性用例( Intel® Stratix® 10和 Intel® Agilex™ 设计)
在一个典型的用例中,PR比特流安全性验证允许Platform Owner验证Client的第三方IP设计,以确保在部分重配置期间将PR角色加载到FPGA之前,不包含对平台完整性和机密性的已知威胁。此验证对于云服务提供商(Cloud Service Providers)和系统集成商至关重要。
Cloud Service Provider将FPGA划分为多个PR区域,以托管多个第三方客户端。Cloud Service Provider使用此分区设计进行基本器件配置。在将基本配置加载到器件上之后,PR比特流安全性仅允许经过验证的PR区域角色加载到相应的PR区域中。
图 33. 多租户比特流安全性验证