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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.3.2. 重配置序列
部分重配置通过 Avalon® -MM从接口按以下顺序进行:
- Avalon® -MM主组件将0x01写入到IP地址偏移0x1来触发PR操作。
- (可选)轮询状态寄存器直到PR Operation in Progress(正在进行PR操作)。不轮询将导致第一个字waitrequest。
- Avalon® -MM主组件将PR比特流写入到IP地址偏移0x0,直到写入所有的PR比特流。开启增强解压缩后,waitrequest通过PR操作进行激活。确保master能够处理从接口的waitrequest。
- Avalon® -MM主组件从IP地址偏移0x1读取数据以检查status[2:0]值。或者, Avalon® -MM主组件在PR操作期间读取此IP的status[2:0]以检测任何早期故障,例如:PR_ERROR。