仅对英特尔可见 — GUID: pgr1467155635207
Ixiasoft
1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
仅对英特尔可见 — GUID: pgr1467155635207
Ixiasoft
1.6.5. 步骤5:定义角色
部分重配置设计可以有多个PR分区,每个分区有多个角色。您可以在工程目录中的Verilog HDL,SystemVerilog HDL或VHDL设计文件中分别定义每个角色的独特功能。所有PR角色必须使用同一组信号才能与静态区域进行交互。
确保与静态区域交互的信号是所有角色中所有信号的超集。PR设计要求PR区域中的每个角色都要有相同的I/O接口。如果设计的所有角色都没有相同的接口,那么还必须创建封装逻辑(wrapper logic)以与静态区域进行接口。
注: 如果使用 Intel® Quartus® Prime Text Editor,那么在保存文件时要禁止Add file to current project。这些角色源文件不应是 Intel® Quartus® Prime工程或者编译的一部分。