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1.1. 部分重配置术语
1.2. 部分重配置过程序列
1.3. 内部主机部分重配置
1.4. 外部主机部分重配置
1.5. 部分重配置设计考量
1.6. 部分重配置设计流程
1.7. 层次化部分重配置(Hierarchical Partial Reconfiguration)
1.8. 部分重配置设计时序分析
1.9. 部分重配置设计仿真
1.10. 部分重配置设计调试
1.11. PR比特流安全性验证( Intel® Stratix® 10和 Intel® Agilex™ 设计)
1.12. PR比特流压缩和加密( Intel® Arria® 10和 Intel® Cyclone® 10 GX设计)
1.13. 避免PR编程错误
1.14. 对PR设计导出与版本兼容的编译数据库
1.15. 创建一个部分重配置设计修订历史
2.1. 内部和外部PR主机配置
2.2. Partial Reconfiguration Controller Intel® FPGA IP
2.3. Partial Reconfiguration Controller Intel® Arria® 10 /Cyclone 10 FPGA IP
2.4. Partial Reconfiguration External Configuration Controller Intel® FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.7. Avalon-ST Partial Reconfiguration Freeze Bridge Intel® FPGA IP
2.8. 生成和仿真 Intel® FPGA IP
2.9. Intel® Quartus® Prime Pro Edition用户指南:部分重配置存档
2.10. 部分重配置解决方案IP用户指南修订历史
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2.8.3. IP核生成输出( Intel® Quartus® Prime Pro Edition)
Intel® Quartus® Prime软件针对不属于Platform Designer系统的单独IP核生成如下输出文件结构。
图 74. 单个IP核生成输出( Intel® Quartus® Prime Pro Edition)
文件名称 | 说明 |
---|---|
<your_ip>.ip | 包含工程中IP核参数化的顶层IP系列文件。如果此IP是Platform Designer系统的一部分,参数编辑器还会生成一个.qsys文件。 |
<your_ip>.cmp | VHDL Component Declaration(.cmp)文件是一个文本文档,包含VHDL设计文件中您使用的局部类属和端口定义。 |
<your_ip>_generation.rpt | IP或Platform Designer生成日志文件。显示IP生成期间的消息摘要。 |
<your_ip>.qgsimc (仅Platform Designer系统) | 仿真高速缓存文件,对比.qsys和.ip文件的Platform Designer系统和IP核的当前参数化。该对比确定Platform Designer是否可跳过再次生成HDL。 |
<your_ip>.qgsynth (仅Platform Designer系统) | 综合高速缓存文件,对比.qsys和.ip文件的Platform Designer系统和IP核的当前参数化。该对比确定Platform Designer是否可跳过再次生成HDL。 |
<your_ip>.csv | 包含有关IP组件升级状态的信息。 |
<your_ip>.bsf | Block Diagram Files(.bdf)中所使用IP的符号表示 |
<your_ip>.spd | ip-make-simscript要求的输入文件,以生成仿真脚本。.spd文件包含一个由您生成的用于仿真的文件列表,以及您初始化存储器的信息。 |
<your_ip>.ppf | Pin Planner File(.ppf)储存您为结合Pin Planner的使用而创建的IP组件端口和节点约束。 |
<your_ip>_bb.v | 可将Verilog黑匣(_bb.v)文件用作使用黑匣时的空模块声明。 |
<your_ip>_inst.v或_inst.vhd | HDL实例例化模板。可将此文件内容复制粘贴到您的HDL文件中从而例化IP。 |
<your_ip>.regmap | 如果IP包含寄存器信息,则 Intel® Quartus® Prime软件生成.regmap文件。该.regmap文件说明主从接口的寄存器映射信息。此文件通过提供更多关于系统寄存器的详细信息来补充.sopcinfo文件。该文件使能System Console(系统控制台)中的寄存器显示视图和用户定制统计数据。 |
<your_ip>.svd | 支持HPS System Debug工具查看Platform Designer系统内与HPS连接的外设的寄存器映射。 综合期间, Intel® Quartus® Prime软件将System Console主接口可见的从接口.svd文件储存在调试部分的.sof 文件中。System Console从Platform Designer查询寄存器映射信息的部分进行读取。对于系统从接口,Platform Designer按名称访问各寄存器。 |
<your_ip>.v <your_ip>.vhd |
例化每个子模块或子IP核以进行综合和仿真的HDL文件。 |
mentor/ | 包含msim_setup.tcl脚本以建立和运行 ModelSim* 仿真。 |
aldec/ | 包含 Riviera-PRO* 脚本rivierapro_setup.tcl以建立和运行仿真。 |
/synopsys/vcsmx |
包含外壳脚本(shell script)vcs_setup.sh以建立和运行 VCS* 仿真。 包含外壳脚本vcsmx_setup.sh和synopsys_sim.setup文件以建立和运行 VCS* MX仿真。 |
/cadence | 包含外壳脚本ncsim_setup.sh和其它设置文件以建立并运行NCSim仿真。 |
/xcelium | 包含 Xcelium* 并行仿真器外壳脚本ncsim_setup.sh和其它设置文件以建立并运行仿真。 |
/submodules | 包含IP核子模块的HDL文件。 |
<IP submodule>/ | Platform Designer针对Platform Designer所生成的每个IP子模块目录生成/synth和/sim子目录。 |